Pci-e 5.0 krijgt bandbreedte tot 128GB/s

De PCI-SIG-organisatie stelt de datarate voor de pci-e 5.0-specificatie vast op 32GT/s. Daarmee komt de bandbreedte bij zestien lanes in een enkele richting op 64GB/s, voor een totale bandbreedte van 128GB/s.

De PCI-SIG, dat de ontwikkeling van de pci-express-standaard overziet, heeft revisie 0.3 van de pci-e 5.0-specificatie verstrekt aan zijn leden. In 2019 moet versie 5.0 van de specificatie gereed zijn. De organisatie stelt de transferrate op 32GT/s. Onder andere accelerators en gpu's gaan profiteren van de hogere snelheden, terwijl ook nieuwe generaties non-volatiel geheugen er baat bij gaan hebben. "Voor high-end netwerken, zoals 400Gbit/s-ethernet en tweeweg-200Gbit/s-Infiniband, werkt de pci-e 5.0-architectuur op full duplex voor een bandbreedte tot 128GB/s", aldus de organisatie.

Volgens Nvidia, lid van de PCI-SIG, zijn de snelheden nodig voor de ontwikkeling van kunstmatige intelligentie, gaming, robotics, autonoom rijden en virtual reality. De doorvoer van 32GT/s ligt dubbel zo hoog als die van pci-e 4.0. De definitieve specificatie hiervan wordt in 2018 verwacht.

Pci-express versie	Codering	Datarate	Bandbreedte
			×1	×4	×8	×16
1.0	8b/10b	2,5GT/s	250MB/s	1GB/s	2GB/s	4GB/s
2.0	8b/10b	5GT/s	500MB/s	2GB/s	4GB/s	8GB/s
3.0	128b/130b	8GT/s	984,6MB/s	3,94GB/s	7,9GB/s	15,8GB/s
4.0 (verwacht in 2018)	128b/130b	16GT/s	1969MB/s	7,9GB/s	15,8GB/s	31,5GB/s
5.0 (verwacht in 2019)	128b/130b	32GT/s	3938MB/s	15,8GB/s	31,5GB/s	63,0GB/s

Reacties (63)

[Squats]

Zijn er al dingen die pcie x16 sloten tot hun uiterste pushen?

[Vorticon]

Jazeker, en daarom worden er ook allerlei alternatieven ontwikkeld die nog veel meer bandbreedte dan PCIe hebben, en veel lagere latency. Kijk bijvoorbeeld maar eens naar NVLink van NVIDIA waarbij voor peak brandbreedtes van 160 tot 300 GB/s gedesigned wordt om accelerators aan te hangen.
PCI heeft een hele dikke stack en veel legacy in zich, waardoor dit soort snelheden daar nog niet zo makkelijk gehaald kunnen worden.

[AndreStarTrek]

Eigenlijk moet je het per lane zien en dan zie zoals m.2 SSD de 4 lane pcie 3.0 al bijna vol kunnen trekken. Als je dan mee reken dat de m.2 ssd's nog niet zo lang bestaan dan kan je er wel vanuit gaan dat de bottleneck snel gehaald zal worden.

Wat ik dus alleen niet begrijp waarom het zolang heb moeten duren tot er pcie 4.0 uit gaat komen. Pcie 3.0 stam al weer uit eind 2010. Ze hebben gewoon 8 jaar stil gelegen en om het dan nog vreemder te maken gaan ze de 5.0 een jaar na de 4.0 uit brengen

PCI Express 1.0 (2003-2004)
PCI Express 2.0 (2008)
PCI Express 3.0 (2010)
PCI Express 4.0 (2018)
PCI Express 5.0 (2019)

Als je zo het lijstje bekijk zou je denken dat pcie 4.0 3-4 jaar geleden al uitgebracht had moeten worden.

[Rolf]

Als je 4K RGB beelden hebt, met 16bits per kleur, en je wilt die met 200Hz versturen, dan kom je al op : (3840*2160*2*3*200)/(2^30) = 9.27 GB/s . Ok, dat gaat nog over een 16x PCIe 3.0, maar als je meer pixel hebt, hogere framerate, zulke dingen, dan loop je tegen grenzen aan.

[boomr]

Dan heb je het over de informatie die van de GPU naar het beeldscherm gestuurd wordt (en ook echt niet met deze hoeveelheden/snelheden), niet over de data die van de CPU, geheugen, disk, whatever via de PCI-E poort van en naar de GPU gaat.

[Rolf]

Ik dacht zelf aan de ontvangst van dergelijke data met een framegrabber kaart en een camera, maar ook dan moet het eerst door een (of meer) kabels voor het over de PCI-E naar het geheugen kan.
Niet dat ik ooit zulke hardware heb hoeven aansturen, ik kreeg 'slechts' 800MB/s aan pixeldata binnen, maar ik had wel meerdere PCI-e lanes nodig daarvoor

[marking]

Je haalt nu een video kabel met de PCI-E bus door de war, twee hele andere dingen.
Plus bij dat soort bandbreedtes zul je gebruik moeten gaan maken van DSC bij Displayport en HDMI, aangezien HDMI en Displayport onmogelijk zoveel data raw kunnen doorsturen. (als ze het uberhaupt zouden ondersteunden)

[Reactie gewijzigd door marking op 24 juli 2024 11:45]

[batjes]

Tijdje geleden eens in gekeken. De 980 titan was de eerste GPU die over het limiet van 4x heen ging, of daar in ieder geval erg dicht tegenaan zat.

[Icefellow]

https://www.mellanoxstore...tall-bracket-rohs-r6.html

dat soort spul trekt al lekker aan je pcix16 denk ik
(met 100Gb/s)

[Squats]

Haha ja absoluut, nu nog een provider die dat kan leveren

[graey]

Da's natuurlijk ook wel handig als je wat lokaler distributed dingen doet, misschien niet voor de thuismarkt, maar daarmee is er nog wel een praktische markt voor =D

[AmigaWolf]

Nee, Pci-E 3.0 x8 is snel genoeg voor zelfs een Geforce GTX 1080.

https://www.youtube.com/watch?v=XJuj16gRoBI

http://www.gamersnexus.ne...erformance-impact-on-gpus

En een heeft het getest met 2x Geforce GTX 1080 in SLI op pci-e 3.0 x8 vs 3.0 x16, en daar scheelde het bij een spel (The Devision) 7fps, maar het is de vraag of dat niet door wat anders kwam, maar 7fps is ook niet echt om over naar huis te schrijven.

https://www.youtube.com/watch?v=HchSu5peIoc

Het is natuurlijk de vraag wat een of twee Geforce GTX 1080Ti doen, maar ik denk dat het bijna het zelfde zou wezen.

[Reactie gewijzigd door AmigaWolf op 24 juli 2024 11:45]

[sroolvink]

Een 1080ti op een pcie1.0 poort?

[Squats]

* correctie op een 3.0 x16 slot...

[Harrie_]

Ze lopen wel erg hard op de zaken vooruit. Eerst maar eens 4.0 implementeren en dan verder kijken waar de markt behoefte aan heeft...

[djexplo]

, Tektronix is well prepared to support this evolution with the industry’s only complete transmitter and receiver test solution that is PCIe 5.0 technology capable today, including 70 GHz real-time oscilloscopes, high-performance BERTs and software analysis tools specific to PCIe.

Dit geeft het eigenlijk al aan, voordat fabrikanten deze standaard kunnen gaan implementeren, moet er al test hardware met bijbehorende software beschikbaar zijn, zodat ze kunnen zien of ze aan de standaard voldoen. Oftewel de standaard en bepaalde bedrijven lopen altijd een aantal jaar vooruit op de toekomstige ontwikkelingen...

[Nyarlathotep]

Dit is hoe de ontwikkeling van nieuwe technieken werkt. Altijd vooruit denken, blijven doorontwikkelen. Stilstand is achteruitgang.
En behoefte? Nogal logisch dat de markt altijd behoefte heeft aan meer bandbreedte. Serieus, dat zou je toch moeten weten als je deze website bezoekt...

[Blokker_1999]

Tjah, ofwel kies je voor een redelijk universele bus met neerwaartse compatibiliteit ofwel moet je je moederbord gaan volsteken met tientallen verschillende bussen om van de legacy meuk vanaf te zijn en direct hogere snelheden te halen. Maar dat drijft de complexiteit en de kost van het bord weer op. 2 keer raden waar de industrie voor zal kiezen in het consumer spul ...

[GoT.Typhoon]

Ik heb liever dat ze op de zaken vooruit lopen, dan bijvoorbeeld SATA600 dat al 10 jaar een beetje zit aan te modderen. PCI-E is hoe het hoort te zijn.

[goarilla]

Mja, tot de SSD er kwam, was zelfs sata1 snel genoeg. Spinners zijn echt traag, zelfs in de beste gevallen.

[supersnathan94]

Sata1 is toch echt te traag voor moderne schijven hoor. Een beeje fatsoenlijk 3,5" haalt prima de 200MB/s op sequentiële doorvoer.

Voor random io is het wel genoeg. Ook voor SSD's. Alleen is het AHCI protocol dan weer de bottleneck.

[goarilla]

Sata1 is toch echt te traag voor moderne schijven hoor. Een beeje fatsoenlijk 3,5" haalt prima de 200MB/s op sequentiële doorvoer.

Dat is waar, maar ik bedoelde echt wel van voor de intrede van de SSD (2008 en daarvoor). Niet veel schijven dat toen sata300 of beter nodig hadden. Met de overmacht van de SSD's nu valt er ook wel te twijfelen tussen veel tragere 2,5" schijven en veel, maar minder 3,5" schijven. Is er nog een markt voor 3,5" 15k SAS schijven - die tevens ook nog nooit meer bandbreedte nodig hebben gehad dan wat sata300 kan leveren ? En indien van wel, wordt deze dan weer gecreeerd door de "enterprise margins" ?

[Aikon]

Er zit ook een kostenplaatje aan. Zo is het denkbaar dat de consumentenbordjes 4 gebruiken en tegelijktijd 5 in gebruik is bij serverborden. Naarmate 5 dan betaaldbaar wordt verdwijnt 4 pas (en zal 6 inmiddels in gebruik zijn elders).

[MeMoRy]

PCIe 4.0 haalt zijn snelheidsverdubbeling uit de stap naar PAM4. Zal het dan bij PCIe 5.0 gaan om de stap naar PAM816?
Op een bepaald moment worden de ruismarges steeds kleiner, wat het moeilijk maakt geschikte componenten en PCBs te ontwikkelen. Misschien is het logischer om te gaan kijken naar opto-electrische verbindingen.?

[Reactie gewijzigd door MeMoRy op 24 juli 2024 11:45]

[guzzo]

Dat zou dan PAM16 moeten zijn (PAM4 = 4 electrische niveaus -> 2 bits per 'kloktik', PAM8 = 8 niveaus -> 3 bits, PAM16 -> 4 bits).
Edit: Als je een verdubbeling wil halen door alleen meer bits per niveau te coderen. Zie nu ook in de tabel dat ze van 16GT/s naar 32GT/s gaan. Dus waarschijnlijk is 5.0 weer PAM4 met een 2x zo hoge frequentie als 4.0)

Niet alleen het PCB en de verbinding is lastig, maar als je richting de 30GHz gaat (Er staat dat PCI-E 5.0 32.0GT/s is) wordt ook de schakelsnelheid van de modulerende transistors (die dus echt de spanning/stroom aansturen die de chip uit gaat) in de chips zelf een lastig punt. Daarom gebruikt men technieken als PAM4 zodat deze transistors niet sneller hoeven te schakelen en je toch meer data kun versturen.

En ja, ruis wordt een probleem als je meer bits per 'klok' wil versturen. Al zijn er nog wel veel technieken uit de radio wereld om hier meer te halen. Nadeel is natuurlijk wel dat deze technieken meer energie kosten, vooral aan de ontvangende kant, om uit de ruis het goede signaal te vissen. Denk hier bij aan quadrature encoding of iets als ForwardErrorCorrection (FEC).

Het is altijd een afweging tussen vele aspecten; kosten, energie, fabriceerbaarheid, snelheid, ruimte op de chip, etc.

[Reactie gewijzigd door guzzo op 24 juli 2024 11:45]

[MeMoRy]

idd, rekenfoutje.

Nav je edit: GT/s (Giga-transactions per second) is niet hetzelfde als de schakelfrequentie. Het representeert alleen maar de transfer rate.
En dat is waar PCIe vanaf 4.0 een splitsing maakt: in plaats van binaire encoding gaan ze naar PAM4. Hierdoor kan de met een seriële bus klok van 8 GHz toch 16 GT/s gehaald worden. Dit heeft een hoop voordelen, zoals PCB design, maar ook IC design. Er zijn bijvoorbeeld wel een paar FPGAs die 16 Gb/s of zelfs 32 Gb/s (binaire) transceivers hebben, maar die kosten minstens 10x zo veel als de lagere-speed varianten.

Ik heb mezelf een tijd gebogen over een 30 GHz PCB design, maar besloten dat het te riskant is. Signalen zijn zo gevoelig voor storing op die frequentie. En je hebt zo een impendantiemismatch.
Ik verwacht dus ook niet dat ontwikkelingen die kant op gaan.

Ook QKSP en/of IQ-modulatie zie ik niet zo snel, omdat daar veel complexere logica voor nodig is. Dat maakt het allemaal erg duur.

[guzzo]

Klopt ja, binnen de optica (waar ik met mijn afstuderen bezig ben, gebruikmaken van dergelijke FGPA) is de symbol rate (= transfer rate) meestal wel hetzelfde als de schakelfrequentie. Elke transfer wordt 1 symbool gestuurd. Dat symbool kan dus wel meerdere bits aan data bevatten.

Maar ja, er zijn systemen die wel terug naar 0 gaan en dus sneller schakelen (2x de transfer/symbol rate). PCI-E doet dat echter niet en daar is transfer rate gelijk aan de schakel snelheid. Data rate is vanaf 4.0 dus sneller dan de schakelsnelheid door PAM4.

[MeMoRy]

Bekend mee daar heb ik ook aan gewerkt (bij de TUe).

Maar dan moet je dus ook bekend zijn met dat Direct-Detection (wat gebruikt wordt bij binary encoding, PAM4, PAM8, etc) een heel stuk gemakkelijker (en goedkoper) is dan Coherent Receivers (QPSK, QAM, etc). Al is het maar omdat je niet zo'n complexe receiver DSP nodig hebt voor bijvoorbeeld phase en frequency recovery.

[guzzo]

Haha, ik ben op de TUe aan het afstuderen en ben er bekend mee.

En inderdaad die transceivers zijn een stuk goedkoper dan coherent receivers. Die laatste worden volgens mij alleen voor hele hoge snelheid verbindingen tussen steden etc. gebruikt worden.

Complexiteit van transceivers zal wel steeds groter worden denk ik. Zeker voor deze hoge snelheid verbindingen. Daar wordt tegen de limieten van de fibers gelopen in universiteiten en wordt nu (ook op de TUe) ook onderzoek gedaan naar data in verschillende modes te coderen. Maar daar zijn ook weer erg complexe DSPs nodig.

[g4wx3]

Bij DDR3 kon men een veel mooier singaal krijgen door de weerstanden op de latjes te zetten, ipv op het moederbord.
Het is wel zeer knap, en niet te onderschatten, maar er is nog ruimte voor bandbreedte, maar nu nog te duur, of te complex

[MeMoRy]

We hebben het bij DDR3 over max ~1GHz bus clock. Zelfs bij DDR4 gaat maar over max 2.1GHz. Hier gaat het over 8-16-32GHz. Dat is een heel ander spelletje. De ontwerpuitdagingen zijn gigantisch.

[Dark_man]

Intel heeft ooit gezegd dat PCI-Express verbindingen op een bepaald monent optisch moeten worden omdat koper tegen limieten aanloopt.

Dus ze hebben dat waarschijnlijk al in de planning staan, misschien met PCI-Express 6.0

[Blokker_1999]

Tjah, dat probleem wilden ze extern ook gaan oplossen met licht en glasvezel. Alleen heeft hun Thunderbolt systeem uiteindelijk toch moeten terugschalen naar koper omdat het gewoon onwerkbaar werd.

[Rabbitto]

Waardoor werd het precies onwerkbaar?

[batjes]

Vouw zo'n kabel met glas eens dubbel.

[Rabbitto]

Ah natuurlijk.

[roy-t]

Wat bedoelen ze in de tabel met "128b/130b" codering. Ik nam aan dat dit de breedte van de bus is. Maar waar is het verschil van 2 bits voor? Error checking?

[vide]

Inderdaad: encodering per 128 bits, met een overhead van 2 bits (vooraan het blok), niet zozeer error checking als wat extra informatie:
- 00 en 11 zijn niet toegestaan
- 01 -> allemaal data daarna
- 10 -> daarna type veld en dan payload

Overigens gebruikt USB 3.1 128b/132b, dus een soortgelijke manier van werken.

[guzzo]

Exact, het is een vervolg ontwikkeling op de 64b/66b encoding die o.a. wordt gebruikt in 10Gb Ethernet.
Het heeft twee belangrijke functies:
1. Er kan een verschil tussen data (bv het Ethernet packetje) en control signalen worden aangeduid. Bijvoorbeeld een signaal die de start van het data packet aangeeft, of het einde. Als dit niet bestond was het heel lastig om deze te herkennen.

Stel je voor dat je deze control signalen niet had. Nu is in Ethernet het de start code van een data packet de hexadecimale waarde 0xFB. Zonder de controle kon elke 0xFB die ontvangen werd als start van een data pakket worden aangemerkt. Langere codes gebruiken zou kunnen, maar is erg lastig om het verkeerd herkennen daarvan te voorkomen. En effectief kost dat je bits en is dus overhead.

2. Bij deze hoge snelheids verbindingen zit in de ontvanger een stukje hardware die de het data kloksignaal uit de data zelf haalt. Maar als er te lang alleen maar nullen of juist alleen enen worden verzonden verliest deze hardware zijn 'lock' en klopt de klok niet meer, met fouten tot gevolg. Door alleen 01 of 10 in die twee extra bits te stopen is het statistisch erg onwaarschijnlijk dat dit gebeurd. Per verbinding eens in de paar miljoen jaar meen ik me te herinneren. (FYI: by de 8b/10b encoding zoals SATA gebruikt is er door de encoding een harde garantie dat dit niet gebeurd, maar wel dus veel meer overhead).

64b/66b encoding is bedacht om dat op 10G de 25% overhead van 8b/10b te veel was. Er zouden toen 12.5Gb/s lasers nodig zijn geweest en die waren er toen niet. Met 64b/66b (3.125% overhead) kon met de bestaande SONET lasers gebruiken en toch 10Gb/s aan data halen. (10G ethernet heeft een data rate van 10.3125Ghz, minus overhead dus 10Gb/s).

128b/130b is hier dus weer een vervolg op om de overhead weer verder naar beneden te brengen.

[RIVDSL]

Kleine toevoeging. Door 01 of 10 in die twee extra bits te stoppen is een transitie gegarandeerd. Er is echter een extra eis en dat is dat er gemiddeld net zo vaak een 0 verstuurd wordt als dat er een 1 verstuurd wordt. Dit is nodig omdat de data lijnen AC gekoppeld zijn (via een condensator in plaats van een directe verbinding, of via een trafo in geval van ethernet). Bij 8b/10b is het 100% gegarandeerd dat de transmissie geen DC component bevat. Bij alle nieuwere encodings als 64b/66b, 128b/130b, etc. kan dit inderdaad één keer in de zoveel miljoen jaar mis gaan. In dat geval zal gewoon de error recovery van het protocol in werking treden en daar merk je niets van.

[guzzo]

Klopt deels, die DC balans wordt hoofdzakelijk bereikt (idem eens in de paar miljoen jaar) door na encoderen met 64b/66b (128b/130b, etc) de data nog te scramblen met een aantal XOR operaties. Dit wordt aan te ontvangende kant weer gedescrambled om daarna weer te decoderen met 64b/66b.

Want het is prima mogelijk om anders (in het geval van ethernet) een correct pakket te sturen met 1496 bytes aan nullen. Dan krijg je dus 187x een 64bit woord met 65 nullen en slechts één 1. Je DC balans zou zonder te scramblen helemaal weg zijn.

Door het toevoegen van de enkele transitie en het scramblen wordt samen ervoor gezorgd dat je hoogstens 1x per paar miljoen jaar een fout pakketje als correct ontvangt. Het kan natuurlijk veel vaker fout gaan (er zit niet voor niets een CRC in elk Ethernet pakket), maar dan wordt dat gedetecteerd en het pakketje weggegooid.

[roy-t]

Ah bedankt beide!

[maratropa]

Voor desktops zal dit ook betekenen dat veel devices gewoon zonder bottleneck aan 1 of 2 lanes gehangen kunnen worden, waardoor je vaak met minder lanes toe kan. Leuk voor intel die nogal gierig is met de lanes

[Aikon]

Dan heb je het over huidige apparatuur op de nog te verschijnen hardware. Geen situatie die veel gebruikt zal worden. Tegen die tijd heeft de dan huidige apparatuur alsnog dezelfde hoeveelheid lanes nodig als nu.

[maratropa]

Das waar, maar ik heb het idee dat op de desktop pci-e sneller schaalt dan wat er nodig is.

pci-3.0 8x vs 16x geeft bijv al geen verschil met een gtx 1080, je kunt hem in pci-e 1.1 8x duwen en dan verlies je op 4k maar 7% frames.

pci-3.0 dateert uit 2010, de 1080 uit 2016 heeft dus nog eigenlijk geen bottleneck op pci-e 3.0 8x.

Of pci-e 2.0 uit 2007; 16x 2.0 is nog prima voor een 1080 10 jaar later.

grote kans dat met 4.0 ook 4x weinig tot geen verlies gaat geven en met 5.0 2x.. maar we zullen zien..

[Reactie gewijzigd door maratropa op 24 juli 2024 11:45]

[Vulcanic]

Interessant, vraag me af of met de senlheid van deze ontwikkeling er moederbordfabrikanten zullen zijn die 4.0 volledig over gaan slaan.

[Damic]

Het ding is dat de cpu fabrikanten ook mee moeten en ik denk niet dat ze heel graag een hele cpu ineens omgooien om naar de volgende versie te gaan. Dus het zou wel eens kunnen zij ndat ze de 4.0 overslaan en ineens de 5.0 implementeren.

[Fermion]

Dat verwacht ik ook, wat voor zin heeft het om al je energie in v4.0 te stoppen als v5.0 al bijna gereed is, alhoewel de server markt de extra bandbreedte altijd kunnen gebruiken.

[Reactie gewijzigd door Fermion op 24 juli 2024 11:45]

[xippie]

Dan kan je blijven wachten, elk half jaar of korter word er wel weer iets nieuws wat beter annex sneller aangekondigd.

[Kubrix]

Dan kan je blijven wachten, elk half jaar of korter word er wel weer iets nieuws wat beter annex sneller aangekondigd.

Dat principe van blijven wachten geldt vooral voor de consument. In dit geval is een nieuwe standaard die slechts een jaar blijft alvorens hij weer achterhaald wordt voor fabrikanten wel degelijk een goede reden om die standaard in zijn geheel over te slaan, zeker aangezien PCI-e 3.0 nog voldoet voor de meeste consumenten. Het zal nauwelijks lonen om voor zo'n eendagsvlieg-standaard speciaal iets te gaan ontwerpen.

[OruBLMsFrl]

PCI 2.0 was begin 2008 verkrijgbaar op moederborden. PCI-E 3.0 volgde begin 2012. PCI 4.0 zou dan begin 2018 worden. De industrie is daarmee in praktijk gewend aan 4-6 jaar tussen PCI-E standaarden, meteen ook een redelijke economische afschrijftermijn. Nu zou dan opeens PCI-E 5.0 slechts 1 jaar na versie 4.0 op de markt komen. In een jaar tijd schrijf je nauwelijks iets af aan bijvoorbeeld validatieplatformen of testapparatuur in fabrieken en dergelijke. Het lijkt mij in ieder geval veilig om te stellen dat PCI-E 5.0 een veel langer leven gaat krijgen met veel bredere ondersteuning dan PCI-E 4.0 als je er zo naar kijkt.

[Ayporos]

Ach...

Als 'eindgebruiker' zou ik me er niet al te veel zorgen over maken hoor.
Ik run op dit moment een GTX 1070 in PCI-E 2.0 8x mode en het heeft in de praktijk tijdens het gamen geen enkele negatieve invloed op je framerate of zo. Enige wat ik me wel kan voorstellen (maar heb ik nog niet echt kunnen testen) is dat je wellicht íets langere laadtijden hebt wanneer textures in je video-ram geladen worden bij het laden van een level of area of zo (maar dat is natuurlijk erg spel-specifiek... bij zoiets als Rocket League of zo is het echt een compleet non-issue.

Zoals het artikel aanhaalt is het wellicht significant voor AI/VR of netwerk doeleinden maar voor 'gaming', iig vandaag de dag, is het zeker nog niet nodig... 63GB/s... man o man...

Even voor perspectief: mijn GTX1070 met 8GB ram op 2.0 x8 kan al in 2 seconde heel zijn werkgeheugen volgooien vanaf PCI-E... te langzaam?... dat denk ik niet hoor.

[Reactie gewijzigd door Ayporos op 24 juli 2024 11:45]

[mstx]

Zal ik de titel van het bericht van volgend jaar vast verklappen: "Pci-e 6.0 krijgt bandbreedte tot 256GB/s". (m.a.w. het is een beetje een open deur)

[Fermion]

Denk niet dat het zo snel zal gaan, want v3.0 kwam in 2010 beschikbaar. De opvolging van 4 naar 5 is aardig rap. 5 naar 6 zie ik niet zo snel gebeuren. De snelheden van versie 5 is IMHO meer van deze tijd. Versie 4 komt eigenlijk te laat.

[Reactie gewijzigd door Fermion op 24 juli 2024 11:45]

[Dj Neo Ziggy]

Wat doen ze met de powerconsumptie.
Ik geloof dat er nu max 175 watt uit z'n pci express komt.
Nu worden grafische kaarten wel zuiniger, maar je weet maar nooit waar AMD/Nvidia mee komt.

[Gamerstijn]

Veel minder, 75 watt maar . Dat is waarom zuinige kaarten zoals de 1050 en 460 op de pcie connectie alleen kunnen draaien, aangezien ze 75 watt of minder verbruiken. Verder is een 6-pin connectie gelijk aan 75 watt en 8-pin gelijk aan 150 watt (niet logisch, maar weet zelf niet precies hoe dat zit ).

[WhizzKid-Eddy]

Versie 4 is nog niet eens op de markt en ze werken nu al aan versie 5

[Verwijderd]

Zulke snelheden, wat voor toepassingen moet ik mij hierbij dan voorstellen?
Ik kan mij vinden in VR en 8K, maar volgens mij heb je dan nog gigantisch veel bandbreedte over.

Ik vind het zo ie zo ongelooflijk dat wij nu de rekenkracht in onze computers hebben zitten van de beste en duurste supercomputers dan een jaar of wat geleden.

Misschien een leuk artikel voor Tweakers?