Pci-Sig brengt pci-e 4.0-specificatie uit

De Pci-Sig-organisatie heeft versie 1.0 van de pci-e 4.0-specificatie gepubliceerd. De specificatie verdubbelt ten opzichte van pci-e 3.0 de bandbreedte per lane naar 16GT/s. De organisatie heeft pci-e 5.0 al in de steigers staan.

Pci-Sig, de organisatie die de ontwikkeling van de pci-standaard beheert, meldt de publicatie van de uiteindelijke versie van de pci-e 4.0-specificatie. De specificatie beschrijft de architectuur, interconnecteigenschappen en programmeerinterface voor de standaard. Daarmee kunnen fabrikanten aan de slag om pci-e-4.0-producten te fabriceren.

Leden van de Pci-Sig zijn al bezig met de productie van chips en controllers op basis van de specificatie, volgens de organisatie. In juni maakte deze dan ook al bekend dat de toen gepubliceerde versie 0.9 feature complete was. De verdubbeling van de bandbreedte per lane van 8GT/s naar 16GT/s, zorgt voor een toename van de totale bi-directionele bandbreedte naar ongeveer 64GB/s. Pci-e 4.0 zorgt daarnaast voor minder latency, verbeterde ras-mogelijkheden, schaalbaarheid en verbeterde i/o-virtualisatie. Producten op basis van de standaard zijn mogelijk al dit jaar, maar zeker in 2018 te verwachten.

In 2019 komt vervolgens al pci-e 5.0 uit, met nog eens een verdubbeling van de transferrate naar 32GT/s. Het doel van de Pci-Sig is om de specificatie in het tweede kwartaal van 2019 gereed te hebben.

Pci-express versie	Codering	Datarate	Bandbreedte
			×1	×4	×8	×16
1.0	8b/10b	2,5GT/s	250MB/s	1GB/s	2GB/s	4GB/s
2.0	8b/10b	5GT/s	500MB/s	2GB/s	4GB/s	8GB/s
3.0	128b/130b	8GT/s	984,6MB/s	3,94GB/s	7,9GB/s	15,8GB/s
4.0 (verwacht in 2018)	128b/130b	16GT/s	1969MB/s	7,9GB/s	15,8GB/s	31,5GB/s
5.0 (verwacht in 2019)	128b/130b	32GT/s	3938MB/s	15,8GB/s	31,5GB/s	63,0GB/s

Reacties (63)

[Verwijderd]

Wat PCI-e 4.0 ook brengt is OCuLink-2. Met OCuLink kan je apparaten in de kast via een flatcable of extern met een normale kabel aansluiten. Dat zal er in eerste instantie bij PC en server bouwers voor een hoop vrijheid zorgen en we zullen eindelijk eens afstappen van de eeuwenoude saaie ATX borden.

Daarnaast zal het bij modders en tweakers waarschijnlijk in de smaak vallen omdat je nu niet meer gebonden bent aan hoeveel en waar de fabrikant de PCI sloten plaatst. Persoonlijk hoop ik dat ze ook komen met een moederbord formfactor waarbij de connectoren ook zitten aan de achterkant van het bord. Lekker voor als je dingen netjes wil verbergen of wegwerken. Als ze dan ook even de powerconnectoren op de achterkant plaatsen en je hebt een nette clean look.

[rickboy333]

Ik zie nog niet in hoe het verband houd met het verdwijnen van ATX.

OCuLink-2 is leuk maar voor ''normaal'' PC gebruik praktisch alleen toepasbaar als een nieuw soort PCI-E Raiser interface waardoor we over een paar jaar vooral ''verticale'' GPU's zien in smalle systemen ipv horizontale waardoor ITX goedkoper zal worden en U-ATX amper toekomst zal hebben. Maar voor de hard game PC's zal ATX nog blijven omdat je anders een enorm brede kast zal krijgen met weinig airflow.

Wat ik OCuLink-2 op ten duur vooral zie doen is Sata en M.2 vervangen. M.2 is leuk maar neemt in verhouding tot OCuLink vrij veel plek in beslag en Sata is gewoon op sterven na dood.

En om eerlijk te zijn wil ik ATX niet kwijt. Dadelijk krijg je een hele boel chaos op de markt met bedrijven die hun eigen ecosysteem hebben bedacht.

[Reactie gewijzigd door rickboy333 op 24 juli 2024 10:21]

[Verwijderd]

Je gaat ervan uit dat het een vervanger zal zijn voor ATX, daar gaat het al mis.

[rickboy333]

''en we zullen eindelijk eens afstappen van de eeuwenoude saaie ATX borden.''

Of bedoel je dat er het eindelijk mogelijk is om ATX alternatieven te bouwen? (als dat zo is, is je zin verraderlijk )

[Verwijderd]

volgens mij gaat het daar om: "PC en server bouwers", wel even de hele zin in context pakken.

[the_stickie]

Connectoren aan de achterkant brengen wel een paar uitdagingen. Ten eerste zijn de kasten er niet op voorzien. Er is zover ik weet (nog) geen standardisering voor gaten in de mobo tray/back panel.
Verder is het huidige productieproces voor moederborden er niet op voorzien. Je ziet wel een componenten op de achterkant, maar dat maakt eea een stuk complexer, zeker als die zo "zwaar" zijn dat ze niet door de oppervlaktespanning van de (gesmolten) soldeerpasta op hun plaats gehouden kunnen worden.
Wellicht is een goed alternatief haakse connectoren aan de zijkant?

[Reactie gewijzigd door the_stickie op 24 juli 2024 10:21]

[batjes]

Daar kunnen natuurlijk nieuwe standaarden voor gemaakt worden, of de huidige uitbreiden.

[Verwijderd]

Er wordt ook gezegd: "hoop ik dat ze ook komen met een moederbord formfactor waarbij de connectoren"

[the_stickie]

Lost de "soldeer"problemen niet op natuurlijk... er zijn best wel wat redenen waarom het niet evident is een meerlaags pcb tweezijdig met relatief zware of grote componenten te bestukken.
Bijv: pick and place is lastiger (gelijmde componenten ) en reflow is minder eenvoudig, dus duurder. Zo'n pcb kan niet meer gewoon op een zacht matje voor manueel werk, testing, transport,... dus duurder.
En dan heb ik het nog niet over het pcb design of mechanische belasting...

_{@Verwijderd hieronder... even verduidelijkt. Ik ben er zeker van dat het géén 'onzin' is}

[Reactie gewijzigd door the_stickie op 24 juli 2024 10:21]

[the_stickie]

Ik heb nooit gezegd dat het onmogelijk is, wel dat er specifieke problemen zijn die het proces bemoeilikken en dus duurder maken.
Smd componenten worden echt niet vaak gelijmd, er wordt gebruik gemaakt van de oppervlaktespanning van de gesmolten pasta op de pads voor de perfecte allignering. De pads worden daartoe zelfs speciaal ontworpen/aangepast. Lijm (meestal uv geharde acrylaten of epoxy) is als het echt niet anders kan en beperkt de minimum pitch en verhoogt onnodig de kostprijs. Voor bga's is het vaak zelfs onmogelijk.
Er is een groot verschil tussen connectoren. Veel voorbeelden die je aanhaalt zijn niet ontworpen voor veel gebruikershandelingen en dus kleiner, lichter en fragieler. De nvidia mezzanine is dan weer een voorbeeld waar het bijna niet anders kan,en de kostprijs minder van belang is (paar duizend euro voor een printje ).
Reken er maar op dat moederbordfabrikanten weten wat ze doen. Mocht het zo eenvoudig en goedkoop zijn als jij wil doen uitschijnen, zouden pcb's altijd tweezijdig bestukt zijn. Dat is niet het geval.

[the_stickie]

Wellicht had Gigabyte gewoon geen plaats meer op het getoonde ITX moederbod(je). En om 140€ budget te noemen... sja.

[the_stickie]

Nee, omdat ze geen plek hadden én het wat mocht kosten.
Oordeel vooral zelf
Hoe je je ook wil wenden, het blijft minder evident (dus duurder) om allerhande connectoren op de achterkant te zetten, en als het enigzins anders kan zullen producenten er niét voor kiezen.

En nu mag je ophouden met op de man te spelen. Mijn mening is niet veranderd en ik heb er recht op, net als jij overigens.

[the_stickie]

[5pë©ïàál_Tèkén]

Ik durf te wedden dat er fabrikanten zijn die 4.0 overslaan omdat 5.0 al in het vizier is. Of ben ik dan iets te kort door de bocht?

Edit: nee, dat gaan ze niet doen omdat PCI backwards compatible is. Als ze voor 5.0 gaan, gaan ze automatisch ook voor 4.0. Toch?

[Reactie gewijzigd door 5pë©ïàál_Tèkén op 24 juli 2024 10:21]

[Verwijderd]

De specificaties van de 4.0 standaard waren al in 2012 afgerond, het duurde gewoon lang voor ze een paar praktische problemen opgelost kregen. In de tussentijd hebben fabrikanten al producten ontwikkelt die 4.0 compliant zijn, 4.0 producten bestaan dus al, in server en commerciële toepassingen word het al gebruikt.

De specificaties van de 5.0 standaard worden pas eind 2019 afgerond, op z'n vroegst zullen we eind 2021 chips zien en 2022 producten in de schappen zien. We kunnen volgend jaar al beschikken over 4.0 producten. Er zit minimaal een periode van 3 a 4 jaar tussen het verschijnen van 4.0 en 5.0 producten en dat is ALS alles goed gaat en ALS de ontwikkeling voorspoedig gaat.

Als consument zou ik me op dit moment niet eens zorgen maken over welke van de twee je voor gaat want er moet nog heel wat werk worden verzet voor er consumenten producten op de markt verschijnen.

[Reactie gewijzigd door Verwijderd op 24 juli 2024 10:21]

[Blokker_1999]

Dat is inderdaad kort door de bocht. Als er kaarten zullen zijn die de bandbreedte nodig hebben (denk aan controllers voor opslag) dan zullen ze dit niet overslaan omdat de consument die hiervan gebruik wil maken dna gewoon naar de concurentie loopt. Je gaat jezelf geen jaar lang een handicap aandoen hierdoor.

[Toettoetdaan]

De fabrikanten die 5.0 nuttig kunnen gebruiken zullen ookwel met smacht op 4.0 zitten te wachten, dus overslaan is dan vreemd

[Niet Henk]

PCI-E ligt met name aan de processorfabrikant, die dit wel of niet in de chipset en processor inbouwt. Moederbordfabrikanten hebben daar weinig mee te maken.

Ik ga er dus vanuit dat het breed geïmplementeerd gaat worden, zeker omdat Intel een belangrijke rol heeft in het standaardcommittee, en AMD vast niet achter wil blijven.

[fireglide]

Je kan beter zeggen dat de consument het gaan overslaan als het inderdaad zo snel komt.

Overslaan als je wilt gaan upgraden met die gedachten.

[DarkJack]

ik verwacht PCIe 4 niet te zien op consumenten hardware

workstations en datacenter hardware daarintegen...

[batjes]

daarentegen.

Sorry, ben ik ooit op gegrammarnazi'd, is me bijgebleven.

[DarkJack]

dat leest zo verkeerd

"daarintegen" leest correcter... als in "daar tegen in gaan".

[batjes]

Daarintegen voelt wel natuurlijker. Toen ik verbeterd werd kreeg ik wel een uitleg, die ben ik vergeten, sorry

[spNk]

Toch heeft bijna elke browser een spellingscontrole ingebouwd die daarintegen fout keurt en daarentegen goed .

[Pietervs]

Ik denk dat fabrikanten een gouden kans zien om 2x moederborden te verkopen: eerst met de 4.0 specificaties, die ze daarna lichtjes aanpassen en uitrusten met de 5.0 specs.
Lage investeringen, met aardig wat extra opbrengsten. Zeker van degenen die graag de cutting Edge hardware willen hebben.

[AmigaWolf]

Ik denk dat je veel beter nog +/- anderhalf moet wachten op het kopen van een nieuwe MB, zo dat je de pci-e 5.0 dan kan kopen.

[MSalters]

Op zich merkwaardig, dat ze 8 jaar doen over de stap van 3.0 naar 4.0, en verwachtenm de volgende stap in 1 jaar te kunnen maken.

Het grafiekje is ook nogal misleidend. Ze tekenen een rechte lijn tussen 32 GB/s in 2010 en 64 GB/s nu. Dat had het een stap functie moeten zijn. In 2017 is het nog steeds dezelfde 32 GB/s die het al in 2010 was. Het is niet alsof we nu al op 55GB/s zitten.

En de grafiek wijkt ook af van de tabel: PCI3.0x16 zou blijkbaar 32 GB/s zijn volgens de grafiek, en 15.8 volgens de tabel.

[Verwijderd]

De 4.0 specs waren in 2012 al klaar, maar door technische en praktische problemen zijn ze nu pas klaar met de afronding. 4.0 brengt heel veel verandering met zich mee, de hogere snelheid is wat de aandacht krijgt maar dat is absoluut niet het enige wat deze standaard "nieuw" maakt. Denk aan dingen als lagere latency, betere management en (belangrijk voor gamers en HPC toepassingen) gevorderde peer-to-peer van apparaten onderling. Dat laaste gecombineerd met de lagere latency zal nVidia's NVLink overbodig maken (om maar iets te noemen).

5.0 bouwt door op 4.0. 4.0 is revolutie en 5.0 is evolutie. Jammer dat 4.0 en 5.0 nu zo dicht op elkaar liggen maar goed, het is niet anders. 5.0 apparaten zullen naar verwachting pas in 2021 in de winkel liggen, 4.0 eind 2018.

[Reactie gewijzigd door Verwijderd op 24 juli 2024 10:21]

[lezzmeister]

Eind 2018?

[V_J]

De grafiek interpoleert de punten wanneer een standaard geïntroduceerd is. Een beetje een vreemde voorstelling, maar het is wellicht eerder om te trend te tonen.

[likewise]

Ik vermoed een Tick/Tock aanpak. PCIe 4.0 architectuur wijzigingen (tock), PCIe 5.0 "alleen" een speed-upgrade (tick). Maar dan nog ben ik met je eens dat 1 jaar erg kort is daarvoor, e.e.a. is ook marketing omdat de hete adem van ondermeer OpenCAPI e.d. in de nek hijgt van de PCIe belanghebbenden.

[scsirob]

Met dat soort hoge klokfrequenties gaat het nog een hele uitdaging worden om slots op afstand van je CPU goed aan te sturen. Dat vraagt wat van de moederbord ontwerpers

[TheBrones]

Dan zul je niet ineens een paar meter PCI Express risers aan elkaar kunnen knopen zoals Linus deed. https://youtu.be/q5xvwPa3r7M
Vraag me af wanneer er een vervolg op drz video komt met PCI Express 4.0

[Olaf van der Spek]

Met dat soort hoge klokfrequenties gaat het nog een hele uitdaging worden om slots op afstand van je CPU goed aan te sturen.

Waarom zou dat een hele uitdaging zijn?

[itcouldbeanyone]

Omdat er maar een bitje per keer door een kabel heen kan, waneer je kabel te lang is , dan is de snelheid van elektriciteit te laag.
Dus voordat je bitje 1 het einde van de kabel haalt, stuur je al het volgende bitje, wat er voor zorgt dat de bitjes elkaar opheffen.
Dus je data komt nooit of slecht aan.

[likewise]

1 bitje per keer? Er zijn kabels, nou ja verbindingen bestaande uit optische kabels, waar de inhoud van een hele CD opstaat voordat de bittrein aan de andere kant aankomt.

Op een elektrische kabel kan toch ook een bittrein golf zich voortbewegen? Of heb ik niet goed opgelet?

[itcouldbeanyone]

Ik heb geen id, miss dat iemand anders hier meer over kan vertellen

[likewise]

Jij claimt dat er maar een bitje door de kabel kan. Dat werp ik even tegen, en dan zeg je dat je geen idee hebt. Daar worden tweakers niet wijzer van.

[Verwijderd]

Juist omdat er gebruik wordt gemaakt van signaal snelheid kunnen we tegenwoordig highspeed serieele bussen gebruiken. Fysieke timing is dan wel cruciaal dat alles tegelijk aankomt, kijk maar naar geheugenreepjes waar er allemaal kronkels zitten in de sporen om alle afstanden gelijk te krijgen. Of om het simpel uit te leggen (zoals jij probeert), er kunnen meerdere bits in een kabel.

De reden waarom je lange afstanden op hoge frequenties lastiger worden is omdat je steeds meer en meer last gaat krijgen van fysieke aspecten waardoor je signaal degradatie, overspraak en reflecties krijgt, je hebt zelfs last van dingen als het universum. Als je het niet goed hebt ontworpen kan het signaal heen en weer kaatsen, 2x aankomen, het signaal van de buren aankomt os zelfs dat het universum teveel aan het kletsen is dat je niks meer kan verstaan. De capaciteit van de kabel zelf kan ook voor nare effecten zorgen, daarnaast hoe hoger de frequentie hoe meer je last hebt van het skin effect . PCB design heb je sowieso een hoop regels om dit soort problemen te minimaliseren, bij kabels is het van belang om de gebruikte kabel goed te defineren, goede kwaliteit en max lengte.

[Reactie gewijzigd door Verwijderd op 24 juli 2024 10:21]

[Olaf van der Spek]

Fysieke timing is dan wel cruciaal dat alles tegelijk aankomt, kijk maar naar geheugenreepjes waar er allemaal kronkels zitten in de sporen om alle afstanden gelijk te krijgen.

Dat is toch juist omdat het geen seriële bus is? Rambus, dat was serieel.. en duur.
Juist omdat PCI-E serieel is, is dat synchroon lopen van de lanes niet meer nodig.

[Verwijderd]

Het zijn seriële data met control lijntjes, daar heb je gelijk in. RAMBUS was te duur want RAMBUS (de pic waar ik naar link is een DDR2 reepje overigens), PCI-E heeft hetzelfde hoor. Kijk maar eens op je moederbord rond de connectoren.

[Reactie gewijzigd door Verwijderd op 24 juli 2024 10:21]

[Olaf van der Spek]

Het zijn seriële data met control lijntjes, daar heb je gelijk in.

Ik weet niet wat je bedoeld met control lijntjes.. bij PCI-E zitten clock en data in hetzelfde signaal, dat maakt het high-speed serial. Omdat clock en data in hetzelfde signaal zitten heb je geen problemen qua synchronisatie, dit in tegenstelling tot DDR SDRAM waarbij dat wel een probleem is.
Of en waarom PCI-E traces ook even lang moeten zijn durf ik niet te zeggen.

[Verwijderd]

Nee hoor, is dif. pair met een positieve en negatieve clock, samen met positieve en negatieve data lijntjes. Als wat je zegt waar zou zijn dan had PCIe in theorie maar 1 pin nodig, of ja iig niet zoveel. Het zou ook best lastig zijn als je meerdere lanes wil combineren, van welke lane moet je clock en control pakken?

Maar volgens mij zat er ergens ook een lagere snelheid 1-wire iets in, weet ik zo even niet uit mijn hoofd, pcie heeft zoveel zooi door elkaar lopen. Kan zijn dat jij het hebt over 3.0 en ik over 2.0 of dat jij het hebt over de lengte van het slot ofzo, dr zitten zoveel haken en ogen aan vast.

[Reactie gewijzigd door Verwijderd op 24 juli 2024 10:21]

[Olaf van der Spek]

Zie https://electronics.stack...ence-clock-in-pci-express en http://www.ni.com/white-paper/3767/en/

[Reactie gewijzigd door Olaf van der Spek op 24 juli 2024 10:21]

[Verwijderd]

Ja dat is wat ik zeg, er is een shared ref voor synchronisatie en verder geen clock op de data lijntjes zoals jij dat zegt:

Omdat clock en data in hetzelfde signaal zitten heb je geen problemen qua synchronisatie

Er is geen embedded clock, de data is de clock. Wat ik zei over fysieke aspecten klopt nog steeds. Omdat er geen clock is moet alles tegelijk aankomen anders heb je een probleem. Juist omdat je geen clock hebt is het belangrijk dat je datapaden allemaal gelijk zijn.

[Reactie gewijzigd door Verwijderd op 24 juli 2024 10:21]

[Olaf van der Spek]

Misschien kun je zelf eens een linkje posten dat onderbouwd wat je schrijft.

A serial interface does not exhibit timing skew because there is only one differential signal in each direction within each lane, and there is no external clock signal since clocking information is embedded within the serial signal itself.

https://en.wikipedia.org/wiki/PCI_Express

[Verwijderd]

Het staat letterlijk in de link die jij post, geen embedded clock. Waarschijnlijk dat ze de technische term embedded clock en de omschrijving van dat de clock informatie uit de data wordt gehaald door elkaar halen ofzo, maar technisch is er geen spraken van een embedded clock. Ook al zou dat zijn, dan nog heb ik gelijk, omdat er geen externe refferentie is moet je ervoor zorgen dat alles op alle lanes tegelijk aankomt.

Sowieso raar dat ik dit soort dingen op moet geven aan iemand die de schijn creert dat hij er verstand van heeft, maar goed.
Basis in design principes
Nogmaals basis design principes, stackexchange is acceptabel volgens jou
Line delay kan je hier nalezen
Decoupling via board design
Als je toegang hebt tot TI Expert dan moet je zoeken op sloa089.

[Reactie gewijzigd door Verwijderd op 24 juli 2024 10:21]

[M. Smid]

Zou dit de snelheid van een bestaande videokaart kunnen beinvloeden zowel bij renderen als gaming bijvoorbeeld?

[the_stickie]

Nee. De PCI Expess standaarden zijn wel backwards (en forwards) compatible, dus je kaart zal wel werken in een ouder (of nieuwer slot). De snelheid zal dan afhangen van de hoogste standaard die zowel door chipset, slot en uitbreidingskaart ondersteund wordt.

[M. Smid]

Daarvoor is dus geen update mogelijk? Dat is wel jammer.

[the_stickie]

Nee. Dat is simpelweg een hardwaredesign-kwestie.

[Balance]

Oficieel is de release van PCIe 4.0 Q4 2017, en de release van PCIe 5.0 (op z'n vroegst) Q2 2019. Dus zit minimaal anderhalf jaar tussen.

Volgens mij was demping op langere afstanden het probleem (iets waar alle hoge frequenties last van hebben) alleen geen idee of en hoe ze daar omheen zijn gekomend.

[Mizgala28]

Beetje te snel achter elkaar.

Eigenlijk zouden ze naar mijn mening beter 4.0 met de specs van 5.0 kunnen releasen maar dat ben ik van mening, misschien kan dat niet.

Ik zal sowieso opletten welke versie de kaarten in 2019 zullen hebben aangezien ik over kleine 2 jaar een nieuwe GPU ga kopen (ik verwacht niks van Nvidia voor volgend jaar maar 2019 klinkt wel reëel)

[Duckman51]

Wellicht zal dit ook van invloed zijn op pci express ssd's?

Zal dan de sata interface overbodig worden? gezien die nu tegen zijn grenzen aanloopt?

[Van der Berg]

Dat zijn mooi vooruitzichten en belooft weer iets moois te worden en weer sneller. Mijn volgende computer zal PCIe 4.0 of 5.0 zeer waarschijnlijk hebben.

[computerjunky]

ben benieuwd of videokaarten hierdoor iets sneller zullen werken. van pci-e 2 naar 3 werden sommige kaarten ook iets sneller en ze zijn fors sneller geworden de laatste jaren maar zitten nog steeds op de limiterende poort.

Verder kunnen we ook eindelijk snellere ssd's gaan gebruiken...

De pcie poort houd pc prestaties al jaren tegen.

Nu de sata standaard nog verbeteren of gewoon uitfaseren en de nieuwe ssd's gewoon via een pcie poort laten werken.

[RobinKuijp]

naar mijn weten maakte het weinig uit of je nu PCIE 2.0 of 3.0 hebt. zolang je 16x lanes gebruikt zit je nog niet aan het limiet van bandbreedte. dus zal het ook niet sneller worden.