FullOn3D onderhield een vragensessie met AMD PR manager Drew Prairie, over de vandaag geïntroduceerde Tbird processsor. Het interview leverde wat interessante feitjes op, waaronder de bevestiging dat de L2 cache van de Thunderbird via een 64-bit smalle bus aan de processors is geknoopt:
We designed the large 128Kb L1 cache to deliver optimal processor performance by ensuring that the majority of performance-intensive memory requests are serviced by accessing the L1. the 128Kb L1 is 2-way set associative, and the L2 cache is 256Kb 16 way set associative. we use an exclusive cache architecture that delivers 384kb of effective cache memory on the CPU. Exclusive cache architecture contains only the copy-back cache blocks to be written back to the memory sub-system, so there is no redundancy between the L1 and L2. Because of the exclusive cache architecture, the L2 adds a full 256Kb of additional cache memory --- for the 384kb total of effective cache. The L2 has a 64-bit data path with an 8 cycle latency between an L1 miss and the first critical word received from the L2. what does it all mean in terms of overall CPU/system performance? Check the AMD website for a comprehensive set of benchmark results that demonstrate the benefits of our architecture in terms of delivering leading-edge performance.
Verder laat Drew weten dat AMD zichzelf tot doel heeft gesteld om tegen eind 2001 30% van de markt veroverd te hebben. De relatie met VIA zou nog steeds oké zijn, de AMD 760 en 760MP chipsets staat nog steeds lekker vaag voor de tweede helft van dit jaar gepland en er zijn geen plannen voor een Socket A naar Slot A convertor. Check het interview voor de details.