Nog geen twee weken na het uitrollen van de eerste 55nm silicium wafers kondigt TSMC aan dat het in september zal starten met het produceren van wafers die gebruikmaken van zijn in eigen huis ontwikkelde 45nm-proces.
Ten opzichte van een 65nm-proces kunnen er met een 45nm-proces twee keer zoveel transistors op hetzelfde oppervlakte worden aangebracht. Hierdoor kunnen chips kleiner gemaakt worden, waardoor één enkele wafer een twee keer zo hoge opbrengst heeft. Hierdoor kunnen de chips goedkoper en/of met meer winst verkocht worden. Hoewel dit allemaal erg positief klinkt, is het nog maar de vraag of de klanten van TSMC heel snel zullen overstappen op het nieuwe proces. Bij elk nieuw proces komen ook nieuwe ontwerpregels kijken en het overzetten van een bestaand ontwerp op een kleiner proces is dan ook geen goedkope bezigheid.
Het nieuwe proces zal gebruik maken van 193nm immersion photolithography om de wafers te belichten. Hierbij zit er water tussen de wafer en de lenzen, waardoor er minder vervorming optreedt. Erg verwonderlijk is het gebruik van deze techniek niet, want het fabriceren van wafers met een kleinste detail van 45nm is nagenoeg onmogelijk zonder deze techniek te gebruiken. De wafers zelf zijn gemaakt van strained silicium. Hierbij wordt de wafer als het ware opgerekt, waardoor de afstanden tussen de verschillende siliciumatomen groter wordt en de weerstand daardoor lager. Dit is een van de vele manieren om het energieverbruik van chips te laten afnemen en wordt onder andere ook door AMD en IBM gebruikt.
Voor de langeafstandsverbindingen zal er gebruikgemaakt worden van ultra low-k inter-metal dielectric-materiaal. In gewoon Nederlands betekent dit dat er tussen de koperen verbindingen een isolatiemateriaal gebruikt wordt met een veel lagere diëlektrische constante dan siliciumdioxide. Hierdoor is de capaciteit van de verbinding lager, wat hogere signaalfrequenties mogelijk maakt.