Intel vervroegt introductie Xeon MP Tulsa

Intel-afgevaardigden hebben laten weten dat de introductie van de laatste vertegenwoordiger van Intels Netburst-architectuur, de Xeon MP Tulsa, een kwartaal naar voren wordt gesleept en dus in het derde kwartaal van dit jaar zal verschijnen in plaats van in het vierde. De Xeon MP-serie, bedoeld voor servers met vier of meer processors, heeft het het zwaarst te verduren onder de concurrentieslag met AMD's Opteron-processor - wat onder meer wordt geïllustreerd door de beslissing van Dell onlangs om ook Opteron-servers te gaan leveren. De meest in het oog springende features van de Xeon MP Tulsa zijn een L2-cache voor iedere afzonderlijke processorcore en de door de verschillende cores gedeelde L3-cache - die laatste hebben een behoorlijke omvang die, afhankelijk van het model, uiteenlopen van 4MB tot 16MB. De processor zal de eerste x86-cpu zijn met gedeeld L3-cache aan boord. Met de vervroegde introductie wil de chipgigant blijkbaar AMD een extra slag voor zijn; AMD-processors met gedeeld L3-cache worden niet eerder verwacht dan de tweede helft van 2007.

Reacties (20)

[Adrianb]

Biedt die L3 cache dan zoveel extra performance?
Anders verkopen ze gebakken lucht met hun 'eerder zijn dan AMD met de L3 cache' truuk

[SKiLLa]

Jawel; bij 4-way of hoger heeft een L3 cache zeker zin, zeker met de huidige Xeon architectuur (tekort aan bandbreedte naar extern geheugen). Een eigen ongedeeld L2 cache per core is ook een flinke verbetering in dat opzicht. Vraag me af wat de relatieve performance-winst t.o.v. de huidige generatie Xeons (MP) is

[Olaf van der Spek]

Een eigen ongedeeld L2 cache per core is ook een flinke verbetering in dat opzicht.

Dat heeft de huidige Xeon toch ook? En de Opteron ook?

[Verwijderd]

Wat ik weet heeft de huidige Xeon gedeelde L2 cache per core (dus niet per chip). Multi-core chip met gedeelde cache dacht ik...

[Luxx]

Een eigen ongedeeld L2 cache per core is ook een flinke verbetering in dat opzicht. Vraag me af wat de relatieve performance-winst t.o.v. de huidige generatie Xeons (MP) is

Oké, je hebt gelijk; het hele netburst gebeuren schreeuwt om meer bandbreedte, maar verder zit je mis. Alle Pentium4's en afgeleide XEON"s hadden al een eigen L2 cache per core. Sommige XEON's hadden daarnaast nog een L3 cache (ook gewoon per core). Door de caches echter de delen kunnen sommige berekeningen echter SNELLER worden uitgevoerd, cores kunnen immers direct in elkaars cache.

Het onderhouden van een multi level gedeelde cache is echter onwijs ingewikkeld, cores kunnen er direct bij (moeten dat wel weten van elkaar) terwijl andere processors de zelfde info uit't RAM zullen moeten regelen, kortom, je moet een hele administratie bij gaan houden wat nog wel, of niet meer, geldige data is, en waar de laatste versie van bepaalde data staat. Als je het geod doet, kan het echter wel winst opleveren. Van totaal eigen caches is het logisch dat éérst de stap naar een gedeelde L3 cache gaat, deze is immers relatief sloom, wat het makkelijker maakt voor de complexe electronica om alles bij te houden.

Ter vergelijking, Je kent vast wel het systeem van een projectgroep, waarin verschillende versies/delen van een verslag door elkaar werken, en vlak voor je deadline iedereen beweert de final te hebben.

Over de prestaties, Intel spreekt zelf over 10% verbetering, wat nog onvoldoende zal zijn om de Opteron pijn te doen.

[XplodingForce]

Dit doen ze natuurlijk om nog snel ff wat marktaandeel van de 4+ way opterons weg te pikken. Als bedrijven nu systemen kopen met Xeon's, en ze willen later upgraden kan intel nog wat 4 way Xeon's verkopen, anders is deze markt wss voorlopig nog steeds niet toegankelijk voor hun.

Verder denk ik dat de markt voor 2 way servers toch een stuk groter is dan 4 way servers, 4 way is echt alleen het super-high segment, en dat is nou niet bepaalt een extreem grote groep.

[doc]

4 way (of meer) kom je anders steeds vaker tegen in kleinere omgevingen waar vele kleintjes worden geconsolideerd naar een virtual omgeving met VMware ESX o.a.
Ideaal, je zet 3 bakken neer en een klein SAN of NAS en je hebt een enorm hoog beschikbare omgeving

[Verwijderd]

Kan iemand me uitleggen hoe het kan dat Intel zoiets ingewikkelds als een 'nieuwe' processor effe 3 maanden eerder kan uitbrengen terwijl je normaal alleen maar van uitstel en extra testen ** kuchVistakuch** etc. hoort?

[Wouter Tinus]

Dit soort chips wordt zeer grondig getest, niet alleen door Intel zelf maar ook door de bedrijven die er servers mee gaan bouwen. Op het moment dat Intel het ontwerp af heeft moeten er eerst een aantal samples gebouwd worden, wat een aantal maanden in beslag neemt. Daarna testen ze er zelf een paar maanden mee, en vervolgens krijgen IBM, HP, Dell, etc. samples om mee te spelen. Als alles groen licht krijgt wordt de massaproductie gestart en kan - wéér een paar maanden later dus - de introductie plaatsvinden. Worden er fouten gevonden dan begint het proces echter van voor af aan, en dat betekent dus veel uitstel. Bij het opstellen van een roadmap houdt Intel er dus altijd wel rekening mee dat er een paar keer een nieuwe stepping (versie) van de chip moet komen voor hij door alle tests heenkomt. Is er 1 stepping meer nodig dan heb je een kwartaal uitstel, en is er 1 minder nodig (zoals hier blijkbaar het geval is) dan ben je een kwartaal eerder.

[Verwijderd]

Tijdens het plannen wordt er 2 maanden gerekend voor dit en 4 maanden voor dat. Tijdens het ontwerpen krijgt iemand een geniale ingeving dat iets veel makkelijker kan en het maar in 2 maanden kan i.p.v. 4. Weer 2 maanden winst.

Er werken 300 man aan een bepaalde processor op 1 gbieden. Het moet sneller gereed zijn dus worden er 500 personen op het project gezet. Meer personen, vaak ook sneller.

Laten we alles produceren in 2 fabrieken. "Weet je wat, we doen er nog 3 bij". En nu 5 i.p.v. 2. gaat ook weer wat sneller.

Er zijn heel veel factoren die een process kunnen versnellen, maar nog meer om te vertragen.

[Countess]

de processor is niet echt nieuwe te noemen, is gewoon het "oude" model
het enige verschil is de extra L3 cache die eraan is geplakt.
en heel veel meer als er aan plakken is het ook niet niet dus een hele hoop van de tests ect hoef je niet opnieuwe uit te voeren want die zijn al gedaan voor het oude model.

[Wouter Tinus]

dus een hele hoop van de tests ect hoef je niet opnieuwe uit te voeren want die zijn al gedaan voor het oude model.

Denk je dat mensen die servers van een ton of meer bestellen op dat soort verhalen zitten te wachten? Er is een reden dat Intel hem pas driekwart jaar na de desktopversie uitbrengt, en dat is niet omdat een L3-cache ontwerpen zo moeilijk is.

[Countess]

en die reden is om meer tests uit te voeren, niet om alle tests nog een keer uit te voeren.

in deze zin bedoelde ik oude ook als de zelfde CPU maar dan zonder L3.

[jGS]

omdat ze bij intel gewoon pro zijn, zo simpel is het
Het ontwikkelingsprocess van hardware of software of eender ander, wordt sterk beinvloed door meevallers of tegenslagen. Zijn er bepaalde problemen die niet in orde geraken dan kan uitstel al snel de hoogte inschieten. Omgekeerd ook als de dingen voorspoedig verlopen kan het opeens heel snel gaan.
Maar het lijkt me dat als je even nadenkt of zelf al eens wat ontwikkeld hebt, dat je dit toch zelf kon bedenken

[TheSiemNL]

AMD zal ongetwijfeld haar Dearhound en Foxhound cpu's eerder uitbrengen. Hier zal ook shared L3 cache in zitten.

Het voordeel dat AMD heeft is dat het bij AMD met de snelheid van de cpu aanspreekbaar is en bij Intel gaat alles weer over de chipset.

[i-chat]

dat ze dit graag willen spreekt voor zicht, maar of ze het ook kunnen?
en zelfs als ze het al kunne, (op tijd in massa productie krijgen) is het nog steeds de vraag of ze dan wel genoeg tyd hebben om te testen

je kunt immers geen cpu verkopen waarvan je zelf moet zegge 'ja euh sorry we weten eigenlijk nog niet zeker of ie ook helemaal goed werkt, maar hier heeft u al vast een beta"

Goooog (euh .... Grey) -hound miesschien???

[Wouter Tinus]

L3-cache wordt helemaal niet via de chipset aangesproken maar rechtstreeks via een gedeelde controller. Het vermindert zelfs de belasting op de FSB omdat de twee cores via het cache met elkaar kunnen communiceren en alleen nog maar voor berichten aan andere sockets de bus op moeten. Ook hoeft voor de gecachte gegevens niet meer naar het geheugen gegrepen te worden, wat net zo goed bijdraagt aan een minder drukke FSB.

[gamepower2005]

Ik kan zo zien dat het geen powerpoint is. Bedoel je met 'PowerPoint oid' ook Photoshop, Quark etc.?

Daarnaast is de processor (vind ik) mooi gemodeld. Al met al is het toch redelijk mooi gemaakt door de design mensen van Intel.

[damaded]

Knap,dat je zo kan zien dat het geen Powerpoint plaatje is, terwijl je geen idee hebt wat Powerpoint voor een programma is..?

Powerpoint is een presentatie programma, Photoshop wordt gebruikt voor de manipulatie van o.a. foto's en Quark is een opmaakprogramma (layouts e.d.).