Sony en Toshiba willen eersten zijn met 45nm-procédé

Sony en Toshiba hebben gisteren laten weten samen te gaan werken aan de ontwikkeling van ontwerpen en productieprocessen voor 45nm chips. De eerste resultaten van de samenwerking worden in 2005 verwacht, aldus de twee bedrijven. Sony en Toshiba hopen met deze samenwerking andere bedrijven die zich bezighouden met 45nm-chipontwerp en -ontwikkeling voor te blijven. De twee bedrijven werken al sinds mei 2001 samen aan de ontwikkeling van 90nm- en 65nm-productieprocessen en zullen binnenkort met bruikbare 65nm chips komen. Het nieuwe 45nm-project zou tegen het einde van 2005 afgerond moeten gaan worden met de oplevering van een aantal werkende samples. Om deze klus ook daadwerkelijk voor die datum te klaren hebben de twee bedrijven 20 miljard yen (190 miljoen dollar) en 150 engineers bij elkaar gebracht in onder andere Toshiba's Advanced Microelectronics Center in Yokohama.

Het eerder ontwikkelde 90nm-productieproces, dat in 2003 onder andere voor de productie van de EE+GS-processor in Sony's Playstation X is gebruikt, wordt door een engineering consultancy niet als een volwaardig 90nm-proces beschouwd. Sony en Toshiba beweren echter dat er geen precieze definitie is van wat een 90nm-proces inhoudt en dat hun CMOS4-proces minstens zo goed presteert als concurrerende 90nm-processen. De twee bedrijven hebben niet laten weten hoe strikt ze willen gaan werken volgens de regels die in de International Technology Roadmap for Semiconductors zijn vastgelegd bij de ontwikkeling van dit nieuwe procédé. Hierdoor ontstaat dus de mogelijkheid dat het ontwikkelde proces opnieuw niet als legitiem zal worden aangemerkt.

Reacties (10)

Bij mijn weten is een bij een xx nm proces xx gewoon de lengte van de gate. Lijkt me een duidelijke definitie.

Nee, zo simpel is het niet. Gates gebakken met 0,13 micron-technologie zijn 0,07 micron lang, en bij 0,09 micron is dat 0,05. De ITRS - waar zo ongeveer iedereen zich aan houdt - stelt voor een 45nm-procédé een gate-length van 20nm (0,02 micron). Als Sony zich daar niet aan houdt is hun techniek niet te vergelijken met die van de rest. Het valt dan dus ook zeer te betwijfelen of ze wel terecht mogen claimen dat ze de eerste zijn.

Ik weet niet of Bill Gates wel gebakken wil worden!

Ze zeggen dat ze 'nu' aan de slag gaan met de chips, maar er moet nog zoveel ontwikkeld worden. Ik kan me vaag herrinneren dat in 2000 melding werd gemaakt van 90nm gates, maar 'deze waren nog niet bruikbaar in commerciele toepassingen' Over een paar maanden zijn ze te koop (90nm prescott, iets later 90nm hammer)

Dus waarschijnlijk zien we de eerste 45nm chips medio 2007

Meestal brengt een die-schrink (verkleining van het proces) een voltage verlaging met zich mee waardoor het stroomverbruik (en warmteproductie) omlaag gaat, maar bij de prescott lijkt het alleen maar omhoog te gaan!

van 130nm, (northwood) naar 90nm (prescott) is 50% afname in oppervlak, maar het stroomverbruik neemt bijna met een kwart toe!

van 90 -> 45 is 75% afname in oppervlak, hopelijk kan dat (in verhouding??)met wat minder volts en watts toe.

Ik denk dat de gemiddelde temperatuur op aarde de komende jaren een stijgende lijn gaat vertonen...en niet door het broeikaseffect

Meestal brengt een die-schrink (verkleining van het proces) een voltage verlaging met zich mee waardoor het stroomverbruik (en warmteproductie) omlaag gaat, maar bij de prescott lijkt het alleen maar omhoog te gaan!

van 130nm, (northwood) naar 90nm (prescott) is 50% afname in oppervlak, maar het stroomverbruik neemt bijna met een kwart toe!

Vergeet niet dat de Prescott ongeveer 25% extra transistors heeft. Daarnaast is het moeilijk om het voltage omlaag te blijven gooien. Het voltage van de Prescott en de Northwood verschilt namelijk niet echt veel, wat mede komt door het feit dat je bij die frequenties gewoon niet lager kunt gaan vanwege de lekstromen. Daarom dat Intel op de 65nm-node dan ook een high-k gate-isolator wil toepassen.

Ben benieuwd of ze die Cell chip van Sony op 0.45 of 0.65 maken. Ik denk dat 0.45 te laat komt om te gebruiken voor de PS3-Cell productie, want die moet volgens mij toch in 2006 het licht zien, al zou het net kunnen lukken als er niks tegenzit.

mmmm dan moeten ze bij http://www.mapperlithography.com/ ook gaan opschieten.
MAPPER Lithography B.V. develops its proprietary MAPPER technology for high-throughput lithography for the 45nm node and beyond. The disruptive MAPPER technology combines thousands of electron beams in parallel with high-speed optical data transport

Dit ziet er goed uit, een vooruitgang in ontwikkeling zet meestal andere bedrijven ook aan om verder te gaan dan eerst gepland.

@Netwebber: mmmmm, dan mag MAPPER wel eens opschieten want er staat geen nieuws over vooruitgang op hun website... die is nog steeds hetzelfde als twee jaar geleden oid. MAPPER krijgt helaas niet genoeg financiële steun om de problemen die er nog zijn met hun gecombineerde elektronen- en foto-lithografieproces snel genoeg op te lossen ben ik bang.

ASML zag bijvoorbeeld al niets in MAPPER en Intel heeft al EUV-steppers (die nu volop in ontwikkeling zijn) besteld bij ASML.

schalen naar een andere 'node 130->90->65->45 is een ander soort ballgame dan een nieuwe chip ontwerpen op een nieuwe node.
Sony is ook aan het lonken naar IBM, das 2 ledig,enerzijds voor power4/5 (welke spinnoff dan ook) anderzijds omdat IBM erg goed bezig is met SOI (een truuk om betere kleinere lijntjes/kanaaltje te krijgen) Dat is te zien in de vermogensconsumputie per node,bv de 130 PPC970 verbruikt iets van 76 watt, terwijl de 90 PPC970 nog minder dan 30 watt verbruikt bij dezelfde frequentie (1.8 is gespect).
Het RISC ontwerp van de PPC helpt daar ook bij.

<quote>
To make the new PowerPCs, IBM is combining layers of silicon on insulator (SOI) and strained silicon. Together, the two technologies allow manufacturers to improve energy efficiency or performance: They can either make processors that run as fast as current models but consume far less power; or they can produce chips that use the same amount of power but run at higher clock speeds
</quote>

Bij intel heb je geen RISC ontwerp, geen SOI (tenminste niet zoals IBM). oa. daarom heeft intel grote problemen met hun schaling, tgv oa het complexe ontwerp worden lekstromen groter en is vermogensreductie moeilijker te realiseren.


Verder is het verhaalje over asml onzin.