Micron produceert eind dit jaar 3d-nandgeheugen van 232 lagen

Micron kondigt 3d-nandgeheugen met 232 lagen aan. De geheugenfabrikant wil nog dit jaar beginnen met de productie op grote schaal van het geheugen en het dan gebruiken voor onder andere solid state drives.

Micron gaat eind dit jaar nandgeheugen produceren met twee stapels van elk 232 lagen op basis van zijn CuA-ontwerp. CuA staat voor 'CMOS under Array', wat betekent dat de cmos-circuits onder de actieve geheugenlagen geplaatst zijn.

Micron produceert sinds vorig jaar 3d-nandgeheugen met 176 lagen en bracht in maart dit jaar de eerste ssd's voor datacenters met dit geheugen uit. De stap naar 232 lagen betekent dat de grootte van de die voor 1Tbit tlc-nand afneemt en Micron dus meer geheugen uit wafers kan halen. Met een daling van de productiekosten tot gevolg.

Micron maakte de komst van 3d-nand met 232 lagen bekend tijdens een presentatie voor investeerders, maar daarbij meldde het bedrijf verder geen details over het geheugen. Zo is onbekend wat de i/o-snelheden zijn. Wel toonde het bedrijf een roadmap met plannen voor nand met meer dan 300 en 400 lagen, maar onbekend is wanneer het bedrijf de productie van dit geheugen wil starten.

Reacties (24)

Interessant detail is dat Micron een kosten reductie claimt van 30% tussen 96- en 176-laags 3D-NAND. Als die verhouding ongeveer gelijk blijft, biedt de stap naar 232-lagen nog ongeveer 11% extra kosten reductie tegenover 176-laags 3d-nand. In totaal is dat een 51% reductie van 96-laags naar 232-laags, dus een halvering van de kostprijs. In ongeveer 4 jaar sinds de introductie van 96-laags geheugen, is dat best netjes!

Western Digital heeft deze week ook 200+ laags 3d nand aangekondigd, onder de naam BiCS+. Ze zitten nu met op 162-layers met hun 6e generatie BiCS nand.

meschien een domme vraag maar weet iemand hoe hoog zo een chip nu is,

Neem aan dat je op een gegeven moment een limiet gaat raken omdat je chip 1 cm hoog word en je de middelste lagen niet meer kan koelen omdat ze ingesloten zitten.

Een 176-laags die van Micron is 45 micrometer (0,045 mm) dik. Doorgaans bestaat wat wij als een 'nand-chip' zien uit zestien van die die's boven op elkaar. Daar zit wat tussenruimte in, maar de complete chip is niet veel dikker dan 1 à 2 mm.

Dan kunnen we dus met deze techniek door tot ruim 3900 lagen voor we aan de 1cm van @Scriptkid zitten

De lagen moeten véél dunner kunnen; de lagen zijn véél hoger dan dat de bits breed/wijd zijn.

Je hebt ok isolatie nodig tussen de lagen, anders gaan die elkaar beinvloeden.

Als je verticaal een ongeveer gelijke productiemethode hanteert als horizontaal, moeten de invloeden ook ongeveer even groot kunnen zijn.
Horizontaal zitten de bitjes véél dichter op elkaar dan verticaal.
Natuurlijk; dat vergt ontwikkeltijd. Maar ik zie niet in waarom het verschil (op langere termijn) zo gigantisch groot moet zijn.

Je patteneert met fotolithografie in het vlak. Dan ets je uit het vlak, de hoogte. Dan krijg je dus van die pilaren zoals op de foto. Dan ga je laagjes maken van bijvoorbeeld koper, die zijn nu dus 45 micrometer /176 al 256 nanometer dun.

Een laag maken werkt met en een andere technologie en ander beperkingen. De lagen worden niet dunner, omdat je dus op een gegeven moment de stroom er niet doorheen komt. Ze werken echt alleen hoogte in dat brengt dus veel problemen maar hey een probleem daar kan je oplossingen voor maken.

dan leggen we de chip toch gewoon 'op zijn kant'

Een chip van 1 cm kan ik me niet voorstellen, maar vraag me wel af hoe dik de lagen zijn. Hebben we heb dan over nano- of micrometer schaal?

(Zelf met 4 micrometer per laag kom je dus nog niet eens op een millimeter dikte uit)

Heeft deze ontwikkeling nog invloed op de levensduur van een SSD? 3d nand-geheugen kan op dit moment ong. 1.000 - 3.000 keer herschreven worden (bron). Wordt dit aantal minder wanneer het nand-geheugen meer lagen krijgt?

Naar mijn weet is het vooral het aantal bits per cel wat effect heeft op de levensduur. Het aantal lagen heeft daar niet al te veel mee te maken. Klinkt natuurlijk wel als een veel moeilijker te produceren product dus wie weet hoe veel extra defecten dit opleverd.

Niet alleen het aantal bits per cel, maar ook de temperatuur en "naburige stromen" hebben effect op de opgeslagen data.
Nu kan ik mij wel voorstellen dat ze de cellen dusdanig kunnen rangschikken dat "opeenvolgende" cellen wat meer verspreid liggen over de chip en dus minder kans is op lokale hot-spots en zodoende deze effecten minimaliseren.
Ook de firmware om dergelijke chips aan te sturen zal hier rekening mee moeten houden.

Wellicht kan ook de plek voor de checksums van data op wat meer strategische plekken in de chip neergezet worden zodat je minder kans hebt dat zowel de data als je checksum beinvloed wordt door naburige schrijf-acties. Al kan ik mij voorstellen dat dat misschien ook sneller tot "false positives" kan leiden wanneer de checksum beschadigd raakt.

Ik denk dat de levensduur gemaakt is. Een architectuur om kapotte delen uit te sluiten is vast geen probleem. Een opslagapparaat dat volledig direct adresseerbaar is kan ook bijhouden welke adressen kapot zijn.

Voordeel bij NAND is dat je niet de situatie krijgt dat er een stofje over de schijf reist die telkens andere bad sectors veroorzaakt.

[Reactie gewijzigd door blorf op 13 mei 2022 12:14]

Dat wordt ook gedaan tot bepaalde hoogte, daar heb je de schijven met overprovisie voor die meer geheugen er in proppen dan je kan adresseren van uit software.

Dan bepaalt de fabrikant nog steeds wanneer het onbruikbaar wordt. Waarom niet gewoon zorgen dat het OS leert waar geen dingen opgeslagen kunnen worden?

Ik weet het antwoord wel: omdat een schijf dan een potentiele levensduur krijgt van een halve eeuw, want die kan niet meer in zijn geheel kapot gaan.

[Reactie gewijzigd door blorf op 13 mei 2022 13:54]

En dan ? Bij re-install van het besturingsystemen gaan we opnieuw tellen ? En dan wordt er echt geschreven op een versleten cell en is de data corrupt.. ( Voorbeeld )... Niet alles is een conspiricy om je nieuwe schijven te laten kopen.

Eenmalig de schijf volschijven en kijken wat er van over is...

Volgens deze site hebben 176 lagen 1/5 de dikte van een velletje papier. Het is dus redelijk om aan te nemen dat die 232 lagen hooguit 30% méér zijn. Er is dus nog ruimte.
Ze hebben deze 176 lagen (de voorgaande generatie, dus) trouwens in dezelfde hoogte geperst als de 64 lagen van weer een generatie (of twee) dáárvoor.

De challenge is niet van hoeveel ruimte je nog hebt. De challenge is krijg je die lagen wel op elkaar.

Heb je ooit pannenkoeken gestapeld? Probeer die maar zo te stapelen dat het midden dezelfde hoogte heeft als de rand.

Het wereldrecord pannekoeken stapelen staat op 1,8 meter met zo'n 350 stuks. Dus voordat we een NAND chip van 1,8 meter hebben met 4 μm per laagje dan zitten we op zo'n 450.000 lagen NAND. Die 232 moet geen probleem zijn.

Je zegt toch zelf dat we 350 pannenkoeken hebben gestapeld en we zitten met nand bij 332 lagen. Dat is toch al bijna netzo veel of mis ik hier iets?

Dat jij een ssd wil van 1m8 hoog wil moet je zelf weten.

Dat pannenkoek stapelen levert letterlijk vergelijkbare problemen op die ze op het moment bij micron hebben.

[Reactie gewijzigd door runeazn op 16 mei 2022 13:42]

Dat pannenkoek stapelen levert letterlijk vergelijkbare problemen op die ze op het moment bij micron hebben.

Dat lijkt me niet, een pannenkoek is geen NAND laag. Mijn uiteg was daarom ook niet serieus en ook alleen het rekensommetje klopt, verder is het onzin. Het enige vergelijkbare is dat er gestapeld wordt, daar houd een vergelijking met pannekoeken op deze zeer kleine afmetingen volgens mij mee op. Het zit idd wel rond de 300. Maar goed, we zullen vast ook 1000 lagen en meer gaan zien. Als ik het internet moet geloven dan werkt Samsung daar al naar toe.

[Reactie gewijzigd door dezwarteziel op 16 mei 2022 16:10]