12,8GB/s met 64-bit QRSL, 800MHz Rambus later dit jaar

EETimes heeft een interessant artikeltje gepost over de Quad Rambus Signaling Level (QRSL) technologie, die Rambus Inc. vorige week aankondigde. QRSL maakt gebruik van 'multibit' technologie, waarbij gewerkt wordt met vier voltage levels. Per kloktik worden 2 bits verplaatsts, twee keer zoveel als bij de gebruikelijke binaire verdeling.

Op een kloksnelheid van 400MHz trekt QRSL een bandbreedte van 1,6Gbit/s per pin. De technologie kan volgens Rambus gebruikt worden op een 64-bit brede bus, wat zou resulteren in een bandbreedte van 12,8GB/s! De latency van QRSL chips is gelijk gebleven aan die van normale Rambus chips.

Voorlopig richt Rambus zich met QRSL op netwerk produkten, game consoles en videokaarten, er zijn geen plannen om QRSL op korte termijn toe te passen in PC's. Een groot probleem is de limitering van vier devices per channel. Volgens Rambus Inc. komen QRSL produkten pas op de markt wanneer 256 en 512Mbit chips gebruikelijker zijn, maar ook dan kom je met 4 chips niet boven 256MB per channel. Dit maakt toepassing van QRSL in mainstream PC's minder waarschijnlijk. Een lagere acceptatie zal nadelige gevolgen hebben voor de prijs van QRSL produkten.

Een tweede, mogelijk nog groter probleem is het testen van QRSL chips. Geheugen fabrikanten hebben geen ervaring met multilevel chips en bovendien is het testen van Rambus chips toch al een dure grap.

Rambus engineers said they expect the quad interface, which can transfer data at 1.6 Gbits/second per pin, to be used first in communications or consumer applications, such as game machines, even as DRAM makers continue to crank up the speed of current Direct Rambus devices, which target PCs.

[...] And although it is not targeting PCs initially, Rambus' promise of 12.8 Gbytes on a 64-bit bus is likely to catch the attention of some PC OEMs. But for now there is one major handicap: It can only link four devices for every channel. The current Direct Rambus interface, by contrast, can string together up to 32 chips per channel.

[...] QRSL-based devices won't hit the market until 256-Mbit or 512-Mbit densities are mainstream. For a game machine, a few chips will provide the needed densities, said Bob Merritt, a senior analyst with Semico Research.

[...] Most chip interconnect technology detects binary information using two voltage levels. Direct Rambus, for example, has an 800-millivolt voltage swing between 1.8 and 1 V, with 1.4 V as a reference. QRSL, on the other hand, divides the voltage into four levels with the same voltage swing, each level representing 2 bits of information (00, 01, 11, 10).

[...] Rambus kept the latency equal to that of Direct Rambus by using a folded pre-amplifier design, to reduce the number of sense-amp stages, as well as an optimized coding scheme. Short of reducing the CAS latency of a DRAM, there's little more that could be done to reduce latency using the new interface, Donnelly said.

[...] One larger issue will probably be testing, which is already a costly endeavor for DRAM vendors that make Rambus parts. "One of the biggest concerns is that they haven't tested a multilevel pad before," Donnelly said. [break] Verder schrijft EETimes dat er binnenkort nieuwe Rambus snelheidsvarianten worden aangekondigd, met kloksnelheden van 600 en 800MHz. Volgens Samsung is 1GHz mogelijk op een 0,17micron procédé: [/break] Rambus and some of its DRAM partners will soon announce a speed upgrade for Direct Rambus, a packet-based DRAM with speeds of 600 to 800 MHz. (Rambus clock speeds actually run at 400 MHz — half the advertised frequency — but use a double-data-rate scheme in which data is transferred at both the rising and falling edges of the clock.)

The speed increases would come from DRAM process shrinks, which scale down power consumption and die size while boosting transistor speed. According to Rambus officials, DRAM vendor Samsung claims it can increase Direct Rambus to 850 MHz at the 0.21-micron process node, 910 MHz at 0.19 micron and 1 GHz at 0.17 micron.

Reacties (6)

[Wietse.]

Ik denk niet dat je zonder meer kan zeggen dat een lagere latency beter is. Natuurlijk is het op dit moment vrij duidelijk dat DDR RAM interessanter is dan Rambus, maar dat is eigenlijk puur vanwege de prijs. De snelheidsverschillen tussen beide types zijn niet echt wereldschokkend.

Echter, de L1 en L2 caches van de processoren blijven groeien, en dan is het misschien toch handiger om geheugen met een grote bandbreedte te hebben. Caches worden namelijk altijd per geheugenblok gevuld, dus weinig latency gevoelig. Zodra je goed kan voorspellen welk stukje geheugen je even later nodig hebt, is latency al helemaal niet meer belangrijk.

Wat veel leuker is aan QRSL, is dat je ineens 2 keer zoveel geheugen hebt met hetzelfde chipje als vroeger. Dus zomaar ineens een sizereduction van 50%. Stel je eens voor hoeveel informatie je kwijt kan als ze 256 levels gaan ipv 4.

[Jasper Janssen]

Wietse, dat heb ik nergens zien staan.. volgens mij blijven ze de data wel gewoon digitaal opslaan, en wordt alleen de databus QRSL.

256 levels opslaan is onmogelijk met DRAM. Dan worden de stappen veel te klein in vergelijking met het verlies wat je vanzelf krijgt in DRAM geheugens. Tenzij je natuurlijk de verversingsfrequentie veel hoger maakt, maar dat wil je ook weer niet.

Wat mij hierbij opvalt is vooral dat rambus nu opeens naar 64 bit breed rambus wil...

Whatever happened to "lower pin counts"?

[Jasper Janssen]

SRAM (cache geheugens) slaat z'n data op in een transistor. Die houdt via een feedback loop z'n eigen signaal in stand, net zolang als er voedingsspanning is. Ieder bitje een transistor, daarom gaan die transistor-counts voor cache geheugens ook zo ontzettend omhoog.

DRAM slaat z'n bitjes op in een condensator. Die kan niet z'n eigen stroom in stand houden, en heeft net als iedere condensator en batterij een bepaalde zelfontlading. In het geval van DRAMs moet je ze iedere 2 ms of daaromtrent verversen. (ik geloof dat SDRAM de verversingscircuits inmiddels op de chips heeft ingebouwd, wel zo handig) Het probleem is volgens mij dat je ook DRAMs wel langere verversingstijden kunt geven, maar dat dat mutueel exclusief is met hoge bit densiteiten..

die 2 bits per cel techniek is voor DRAMs al minstens een jaar of tien in ontwikkeling bij IBM. Het is ze blijkbaar nog steeds niet gelukt omh et commercieel interessant te maken, want demo chips zijn er al jaren.

Maar zodra het economischer wordst om dit soort truukjes te gaan toepassen dan gewoon het spul kleiner maken, kun je er zeker van zijn dat het gaat gebeuren, net als je nu ziet met de DDR en QRSL technieken voor bussen. Die bestonden ook al jaren voor ze echt toegepast werden.

[Verwijderd]

het klinkt allemaal heel leuk, maar voor een nieuwe soort geheugen komen de limieten alweer snel om de hoek kijken

[durkagain]

<quote>
De latency van QRSL chips is gelijk gebleven aan die van normale Rambus chips.
</quote>

ja, dat blijft dus het probleem, de hoge lantency. Wat is beter? Trager DDR met een lage lantency en goedkoper dan een hoge bandbreedte met een hoge latency en duur.

Dan weet ik het wel: DDR
Ook omdat in combinatie met een Amd processor je niet kan kiezen tussen DDR of Rambus. (als er dus DDR chipset zijn)

[Wietse.]

Jasper, je hebt gelijk. Het gaat alleen maar om de interface in dit geval.
Ik heb een tijd geleden eens een artikel gelezen waarbij ze die techniek van meerdere signal levels in de geheugencellen toepasten, maar dat waren flash geheugens, en inderdaad geen drams. En in dat geval gingen ze inderdaad richting 256 (precies een byte per cel, leuk).

Trouwens, waar liggen de beperkingen van ladingsbehoud in DRAMs ook al weer? Is dat nou inherent aan het dram principe, of produceren ze de cellen met een instelling van: het werkt, dus het is goed genoeg?
Als ze namelijk het produktieproces zouden kunnen verbeteren zou het eventueel mogelijk zijn om wel meerdere bits per dram cel op te slaan. Eventueel met een iets snellere refresh. Gaat wel power kosten trouwens, tijd voor koelribben op de dimms.