DDR mag dan grootse plannen hebben, maar ondertussen zit Rambus ook niet stil. Naast de recent gedemonstreerde QRSL technologie zijn vandaag op de Inter-national Solid-State Circuits Conference een nieuwe 2,2GB/s interface (1066MHz) en een aantal andere technieken gedemonstreerd, waarmee de bandbreedte van Rambus geheugen met 25% toeneemt. Het verbeterde Rambus geheugen moet halverwege dit jaar op de markt verschijnen:
In one of two ISSCC papers, Rambus engineers described a 2.2-Gbyte/sec. signaling interface for main memory that uses a delay-lock loop (DLL) to enable in-system timing calibration with 1.4-degree resolution and output drivers with limited positive feedback to increase voltage margin. This signaling interface has been used to produce prototype chips operating up to 2.6-Gbyte/sec. in standard chip-scale packages (CSPs), according to Rambus[break]Het mooie van dit alles is dat het ook toegepast kan worden op QRSL, het antwoord van Rambus op DDR-II. Dit toekomstige geheugen (release media 2002) moet met de nieuwe techniek op 2Gbps in plaats van de eerder genoemde 1,6Gbps per pin gaan draaien. Het zal bij een 32-bit brede bus dus een totale bandbreedte van maar liefst 8GB/s mogelijk maken:[/break]A second ISSCC paper described a 25% increase in bandwidth from the company's Quad Rambus Signaling Level (QRSL) signaling technology. The new technology pushes QRSL to a transfer rate of 2 Gigabits per second per pin. This technology has been tested in systems representing low-cost consumer products, said the company.