Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Door , , 26 reacties
Bron: EE Times, submitter: EaS

Gelijktijdig met het Intel Developer Forum is er ook een andere conferentie die in San Francisco wordt gehouden, de International Solid State Circuits Conference of kortweg ISSCC. Op deze conferentie zijn de meeste bedrijven uit de microelektronica-industrie aanwezig, waaronder Intel dat een paper presenteerde over een nieuwe architectuur voor het aansluiten van geheugens.

De architectuur die door Intel gepresenteerd werd, is radicaal anders dan de huidige DDR-, Rambus- en andere geheugeninterfaces. De eerste verandering is te vinden in de zenders en ontvangers van de interface zelf. Normaal gesproken kan een datalijn alleen in een richting worden gebruikt. Hoewel het mogelijk is om dezelfde lijn voor zowel het lezen als schrijven van data te gebruiken, was het tot nu toe onmogelijk om dat gelijktijdig te doen. Met de nieuwe interface van Intel zou dat nu wel mogelijk moeten zijn. Daarnaast maakt de architectuur gebruik van een point-to-point interface. Het is dus een seriŽle architectuur waarbij DRAM-chips in serie achter elkaar worden geschakeld. Dit in tegenstelling tot DDR en Rambus waar de chips parallel worden geschakeld. Hierdoor kan er een datasnelheid van 3,6Gbit/s worden bereikt. Door meerdere van deze interfaces parallel te schakelen zouden hiermee dus hele hoge datarates mogelijk moeten worden.

ISSCC-logo kleinMaar wat misschien het belangrijkste is, is dat Intel samen met Infineon en Samsung ervoor heeft gezorgd dat de interface kan worden gebruikt in combinatie met bestaande DDR en DDR2-chips zonder dat hier ingrijpende veranderingen voor nodig zijn. Hierdoor zou het mogelijk moeten zijn om de interface snel te introduceren en wordt de lange weg om deze te standaardiseren via JEDEC vermeden.

Moderatie-faq Wijzig weergave

Reacties (26)

Van die hoge prijs heb je nu geen last als het werkt met de bestaande DDR modules. En ik denk ook niet dat het echt heel veel meer zal kosten om het op een mobo te stoppen. Maar als dit van intel is komt het dan ook op amd mobo's?
Waarom zou deze technologie niet op AMD moederborden komen?

AMD maakt de moederborden niet, maar ASUS, MSI e.d.

Op de huidige AMD-borden worden ook technologieen gebruikt die van Intel af komen hoor. (PCI-Standaard)
Naast het eerder genoemde feit dat AMD geen mobo's maakt, is het ook een feit dat iedereen licenties op die technologie kan krijgen als intel het gaat exploiteren.
RDRAM kon ook met de 8x0 chipsets gebruikt worden, maar echt snel kwam (en komt :) ) het niet van de grond. Was dan ook misschien te danken aan de lage performance en de veel te hoge prijs.

Dus lijkt me dat de combinatie prijs/prestatie wel weer bepalend zal worden voor het succes....
Was dan ook misschien te danken aan de lage performance en de veel te hoge prijs.
De hoge prijs dat ben ik met je eens, maar de performance was weinig op aan te merken hoor.
Was het niet in rechtszaken achteraf gebleken dat de prijs van RDRAM 'relatief' hoog leek, omdat de (SDRAM) geheugenbakkers samenspanden met extreem verlaagde marktprijzen om Rambus buiten de boot te houden?
nee rdram was gewoon duur omdat rambus royalties vroeg voor het maken van die chips.
daarvan werden ze duur EN daardoor waren er niet zo veel producenten en werden ze nog duurder.

hopenlijk gaat deze standaart wel royaltie vrij zijn.
Prestatie van RDRAM icm met een goede chipset was prima, maar icm PIII 8x0 chipsets waren de prestaties compleet waardeloos.
Ben ik niet helemaal met je eens, je heb gelijk als het gaat om SDRAM gebruik in 820/840 chipsets, waarbij een aparte (extra) MCH werd gebruikt, maar zodra er RDRAM gebruikt werd/wordt loopt het goed mee. Ik heb een 820 bord met RDRAM en die loopt goed mee waar het bij SDRAM borden die ik heb het wel eens schort.
Het is in ieder geval positief dat het makkelijk compatible is. Anders lijkt me dat zo'n nieuwe standaard maar moeilijk van de grond komt.

Mja en de nieuwe snelheid is natuurlijk fantastisch, maar ja beloftes enzo dus daar ga ik nog maar niet al te van uit.
er wordt niet gezegd dat het an sich compatible is, wel dat afzonderlijke geheugenchips op deze manier ook tot modules gemaakt kunne worden, naast de manier die men nu gebruikt...
de modules/aansluitingen zullen dus niet persť compatible zijn... integendeel de woorden "radicaal anders" voorspellen op dat gebied niet zoveel goeds...
Mooi, alles moet serieel in de computer. Al die DRAMmetjes vrolijk op een rijtje.

ALs ik 's ochtends al die auto's in de rij zie staan, dan wilde ik ook dat computertechologie ook op grotere schaal werkt... Als een file niet serieel is...
*zicht*
Door meerdere van deze interfaces parallel te schakelen zouden hiermee dus hele hoge datarates mogelijk moeten worden
Da's dan maar betrekkelijk ;-)
serieel in een computer werkt omdat ze altijd de zelfde snelheid hebben.
dat kan je van de snelweg niet zeggen.
Mooi, alles moet serieel in de computer. Al die DRAMmetjes vrolijk op een rijtje.

ALs ik 's ochtends al die auto's in de rij zie staan, dan wilde ik ook dat computertechologie ook op grotere schaal werkt... Als een file niet serieel is...
*zicht*
Breedere banen }>
dit lijkt me erg nuttig. Zeker wanneer men in het achterhoofd houdt dat de giga-hertz race nog lang niet afgelopen is. Er gaan vaak speculaties op over of men a) kiest voor een toekomst van hoge IPC of van hoge kloksnelheden. Beide zou te duur zijn voor een consumentenchip.
In het oogpunt van het werken zonder multiplier is dit een grote stap vooruit. Een cpu aan 3GHz : het geheugen ook.
AMD heeft aangegeven met de Hammer het geheugen op processorsnelheid te laten lopen. Hoewel dat met een korrel zout moet genomen worden gezien maximaal dual channel 400mhz.
Deze techniek is echter geheel anders. Door pakweg 10x een 400mhz staafje te combineren is het mogelijk om met dezelfde bandbreedte per staafje een doorvoorsnelheid te bekomen van een dualchannel opstelling van 2x 2ghz latjes.
En het is denk ik wel duidelijk dat een grote geheugenbandbreedte essentieel is voor de toekomst. Aangezien bredere bussen te duur worden en zelfs met dual of quad opstellingen de grenzen duidelijk te trekken zijn is deze seriŽle opstelling een must.
Een hoge data doorvoer is een ding maar de latencies tegenwoordig worden in verhouding tot de datasnelheid steeds hoger.

Ik vermoed dan ook dat deze seriele techniek de latencies wel weer verder verhoogd (hierdoor wordt de behoefte van een goed cahce meganisme op de processor ook hoger). Een seriele bus loop over het algemeen een stukje achter omdat er al een aantal bits gequeued zijn voor transport over deze seriele bus.

Voor het verwerken van grote streams zal dit dus een voordeel zijn maar voor het normaal werken met het geheugen (office apps etc.) betekend het waarschijnlijk geen verbetering. Nu is dit laatste ook wel snel genoeg de laatste tijd.
Daarnaast maakt de architectuur gebruik van een point-to-point interface. Het is dus een seriŽle architectuur waarbij DRAM-chips in serie achter elkaar worden geschakeld. Dit in tegenstelling tot DDR en Rambus waar de chips parallel worden geschakeld.
DDR en DDR2 zijn parallel maar RDram niet. Deze is ook serieel. Dit bewijst nog maar eens dat de markt naar seriŽle interfaces verschuift. Ander voorbeelden zijn Serial ATA en Hypertransport. Rambus was zijn tijd eigenlijk iets te voor wat resulteerde in een trage start met het 820 platform bij de P3. Bij de P4 heeft het lang geduurd voor het 850 platform echt voorbij gestreefd was.
Nou nee het werkt toen niet goed ondersteund was duur waardoor die 15% AMD markt al helemaal al niet meedeed.

en niet goed ondersteund houd in als je met hogere bandbreedte ram komt, hoor je om daarvan gebruik te kunnen maken ook de FSB mee te verhogen zodat je 'n 1:1 verhouding hebt.

Nou dat was er dus niet met de PIII

Flessehals situatie.

iNtel heeft daarvan geleerd en het met de P4 high-end platform het wel gedaan.
Ben je met een cursus steno bezig of zo? :+
Ja en er zal toch een bepaalde controller moeten ingbouwd moeten (in de proc) worden voor amd of een converter in de chipset maar dat word traag.
ik vraag me af hoe veel stroom de nieuwe generatie computers verbruikt.

alles word tegenwoordig weer serieel..
wat ik geleerd heb in me electro lessen is dat als je weerstandjes hebt. en je zet ze in serie dat je meer stroom nodig hebt dan dat je ze parralell schakelt.
serie geschakelde weerstanden hebben niet persee meer stroom nodig.. hangt af van de stroomverbruiker achter die weerstanden en allles word juist niet serieel.. maar juist parallel.. net als DDR/2/3 daarom is rambus ook bezig met parallel. parallel combineren = meestal meer bandbreedte (memory interfaces enz.) als het goed is..
Het falen van Rambus zal wel aan een combinatie van al die factoren hebben gelegen:
- SDRAM geheugen word in prijs verlaagd
- AthlonXp had zijn piektijd(de snelste EN goedkoopste), en ja Athlon gebruikte alleen SDRAM
Grrr. Ik wordt echt niet goed van al die ontwikkelingen
Stop dan gewoon met het lezen van tweakers en wees tevreden met wat je hebt (oh ja, en hou helemaal op met posten als je niets te zeggen hebt).

Op dit item kan niet meer gereageerd worden.



Apple iOS 10 Google Pixel Apple iPhone 7 Sony PlayStation VR AMD Radeon RX 480 4GB Battlefield 1 Google Android Nougat Watch Dogs 2

© 1998 - 2016 de Persgroep Online Services B.V. Tweakers vormt samen met o.a. Autotrack en Carsom.nl de Persgroep Online Services B.V. Hosting door True