Gelijktijdig met het Intel Developer Forum is er ook een andere conferentie die in San Francisco wordt gehouden, de International Solid State Circuits Conference of kortweg ISSCC. Op deze conferentie zijn de meeste bedrijven uit de microelektronica-industrie aanwezig, waaronder Intel dat een paper presenteerde over een nieuwe architectuur voor het aansluiten van geheugens.
De architectuur die door Intel gepresenteerd werd, is radicaal anders dan de huidige DDR-, Rambus- en andere geheugeninterfaces. De eerste verandering is te vinden in de zenders en ontvangers van de interface zelf. Normaal gesproken kan een datalijn alleen in een richting worden gebruikt. Hoewel het mogelijk is om dezelfde lijn voor zowel het lezen als schrijven van data te gebruiken, was het tot nu toe onmogelijk om dat gelijktijdig te doen. Met de nieuwe interface van Intel zou dat nu wel mogelijk moeten zijn. Daarnaast maakt de architectuur gebruik van een point-to-point interface. Het is dus een seriële architectuur waarbij DRAM-chips in serie achter elkaar worden geschakeld. Dit in tegenstelling tot DDR en Rambus waar de chips parallel worden geschakeld. Hierdoor kan er een datasnelheid van 3,6Gbit/s worden bereikt. Door meerdere van deze interfaces parallel te schakelen zouden hiermee dus hele hoge datarates mogelijk moeten worden.
Maar wat misschien het belangrijkste is, is dat Intel samen met Infineon en Samsung ervoor heeft gezorgd dat de interface kan worden gebruikt in combinatie met bestaande DDR en DDR2-chips zonder dat hier ingrijpende veranderingen voor nodig zijn. Hierdoor zou het mogelijk moeten zijn om de interface snel te introduceren en wordt de lange weg om deze te standaardiseren via JEDEC vermeden.
) het niet van de grond. Was dan ook misschien te danken aan de lage performance en de veel te hoge prijs.
