Spin-off van TU Delft haalt bijna 20 miljoen euro op voor RISC V-AI-chips

Innatera, een Nederlandse spin-off van de TU Delft, heeft aangekondigd bijna twintig miljoen euro aan investeringen te hebben opgehaald voor de ontwikkeling van zijn AI-chips. Innatera presenteerde zijn eerste chip eerder dit jaar, gebaseerd op RISC V-architectuur.

Het gaat om de eerste ronde investeringen in het bedrijf, zegt Innatera. Een investering van vijftien miljoen euro was al langer bekend, de vijf miljoen euro is er recent bijgekomen. Dat komt onder meer van InvestNL. Het geld is onder meer nodig om het bedrijf verder te brengen. Zo begint Innatera later dit jaar met de productie van zijn The Spiking Neural Processor T1, die vanaf volgend voorjaar in massaproductie moet zijn.

Het bedrijf richt zich op coprocessors voor kleine apparaten die op batterijen moeten werken. De chips moeten met weinig stroom snel sensordata kunnen verwerken, zoals het herkennen van gesproken woord in een audiostream. Dat kan volgens het bedrijf zuiniger, omdat het door Spiking Neural Networks alleen relevante data verwerkt. De spin-off van TU Delft baseert zich daarbij op de open RISC V-architectuur, een 32-bit processorkern met 384KB aan SRAM. De chip is 3x2,16mm groot.

Reacties (15)

[Whazor]

Het benoemen dat deze chip een RISC-V core heeft is eigenlijk niet benoemswaardig genoeg voor de titel. Dat komt omdat veel chips een processor nodig hebben voor het aansturen van de hoofdactiviteit. Echter merk je als chip-gebruiker niet veel van die processorarchitectuur omdat deze een driver zal draaien van de chipmaker en je eigenlijk communiceert net zoals alle andere chips.

De reden dat veel chips voor RISC-V kiezen als processor is omdat dit een open standaard is en daardoor geen licentiekosten hebben. Vooral als de processor niet de bottleneck is, is het logisch om voor RISC-V te kiezen.

[Darksteel83]

Het is inderdaad erg vreemd dat het meer over RISC-V core gaat dan over de rest van de chip.
Terwijl de "analog-mixed signal neuron-synapse array" meer dan de helft van de chip inneemt.

Dit is de beste uitleg die ik heb gevonden wat ongeveer het idee van de chip is.
https://www.hackster.io/n...f-efficiency-44e119d09b1b

Ik denk het op dit onderzoek is gebaseerd. Waarbij je met analoge circuits neuronen nadoet. En dan zo zuinig mogelijk zodat je bijvoorbeeld lang met een batterij kunt doen.
https://repository.tudelf...6d-4c5c-8976-be08ef46b71b

[downtime]

Ik verwacht dat een kleine startup als deze gewoon niet met de grote jongens kan concurreren (want geen geld voor) en dus maar voor een niche architectuur als RISC-V kiest. Dan hoef je met dat handjevol miljoenen niet te concurreren met bedrijven als Intel, AMD, ARM, Samsung, Apple of een andere grote partij die miljarden kunnen investeren.

[FatGoebbelsIM]

Dan hoef je met dat handjevol miljoenen niet te concurreren met bedrijven als Intel, AMD, ARM, Samsung, Apple...

Dat willen ze ook niet, dit is'n co-processor, puur gericht om bepaalde specifieke (programmeerbare) taken te verrichten op een fractie stroomverbruik, zonder de beest ( de SOC) met 8 - 12 rekenkernen (of meer) wakker te maken.

Ik gok dat het stroomverbruik van deze chip (ter grootte ve rijskorrel - min of meer) onder belasting lager is dan dat de SOC wakker te maken.

[downtime]

Dat klinkt erg inefficient. Als je dit soort functionaliteit in een telefoon wilt inbouwen dan is het toch efficienter om gewoon de bestaande ARM-cores ermee te belasten dan een extra CPU? Je hoeft immers niet alle 8-12 ARM-cores ermee te belasten. Eentje is genoeg.

[Sissors]

Waarom is eentje genoeg? Als dit ding 8x zo snel gaat als een ARM core voor deze specifieke toepassingen, dan heb je dus 8 ARM cores nodig om puur hem op snelheid bij te houden, laat staan energieverbruik.

Nu volgens het artikel zijn smartphones niet het doel van deze chip, want dan zal je eerder ook in de SoC er een stuk hardware bij gooien ipv een externe chip.

[downtime]

Waarom is eentje genoeg? Als dit ding 8x zo snel gaat als een ARM core voor deze specifieke toepassingen, dan heb je dus 8 ARM cores nodig om puur hem op snelheid bij te houden, laat staan energieverbruik.

Waarom denk je dat een RISC-V core veel sneller dan een ARM core is?

Nu volgens het artikel zijn smartphones niet het doel van deze chip, want dan zal je eerder ook in de SoC er een stuk hardware bij gooien ipv een externe chip.

Dat is precies wat ik bedoel. Je gaat geen AI-copro met RISC-V core toevoegen aan een telefoon met een ARM-SoC als je ook gewoon een AI-copro aan de ARM-SoC zelf kunt toevoegen. En dus zal dit bedrijf zich wel op een andere markt richten.

[Sissors]

Ah ik dacht dat je de ai op de arm core wilde draaien, maar je bedoelt alleen de risc-v gedeelte op de arm core draaien.

Ligt er wel beetje aan hoeveel die risc-v moet doen. Is die best zwaar belast dan is het waarschijnlijk handiger om gewoon een standaard core het te laten afhandelen. Maar je zal verbaasd zijn hoeveel chips een processor aan boord hebben gewoon omdat het flexibiliteit heeft met regelen van interne zaken.

[Whazor]

Nou, dat bedoel ik dus met dat het niet benoemswaardig is. Want RISC-V als coprocessor is niet echt niche. Bijvoorbeeld NVidia heeft in bepaalde videokaarten een RISC-V coprocessor zitten. Maar hierbij zeggen we ook niet dat het een RISC-V GPU is.

[rdoerga]

De reden om voor dit type chip te kiezen voor RISC-V is voornamelijk de uitbreidbaarheid van de instructieset. De chip is bedoeld voor neuromorphing computing, een nieuwe manier van kijken naar hoe AI-chips kunnen profiteren van simuleren van de werking van ons brein.

[laurxp]

Het zou me oprecht verbazen als ze daar gebruik van maken. Eigen uitbreidingen toevoegen aan de instructieset klinkt op papier leuk, maar in de praktijk kan je dan dus geen off-the-shelf implementatie gebruiken. Je moet dus voor een groot deel het wiel opnieuw uitvinden. En van het grootste voordeel (het ecosysteem) kan je dan geen gebruik maken - want de standaard-compilers komen niet met ondersteuning voor jouw custom instructies!

Het is een heel stuk logischer om de custom hardware achter memory-mapped IO te plaatsen, zoals bijna alle semi-custom microcontrollers / SoCs doen: je stuurt de hardware aan door data en instructies naar speciale geheugenadressen te schrijven. Dit kan iets simpels zijn als "output deze reeks aan data via de seriele poort", maar het kan ook een hele coprocessor zijn.

Hiervoor bestaan standaard busimplementaties zoals AXI en Wishbone. Pak een bestaande RISC-V implementatie met een aansluiting voor zo'n bus, en het toevoegen van je custom AI hardware is een fluitje van een cent.

[Mellow Jack]

Is inderdaad wel een beetje verwarrend. Moest jou opmerking goed lezen en daarna het plaatje bekijken. Het gave stukje van deze chip lijkt mij inderdaad niet de risc-v processor maar juist de Magic daaromheen. Is dr iemand die hier meer over weet?

[Reactie gewijzigd door Mellow Jack op 22 juli 2024 13:25]

[laurxp]

RISC-V is geen "architectuur", maar een instructieset. Vergelijk met met de x86-instructieset, waarvan bijvoorbeeld de Zen 4 architectuur van AMD en Raptor Lake architectuur van Intel implementaties zijn.

Daarnaast is deze chip niet "gebaseerd" op RISC-V - dat is in feite niks meer dan een implementatiedetail. Ze gebruiken hier een compleet eigen custom architectuur voor de AI-engine. Dat is waar het hier om draait. Er zit toevallig een RISC-V core aan vast geplakt om het aan te sturen, maar die had net zo goed een off-the-shelf core van ARM kunnen zijn.

[float4]

RISC-V is geen "architectuur", maar een instructieset.

RISC-V is een ISA (Instruction Set Architecture) en dus wel degelijk een architectuur.

Vergelijk met met de x86-instructieset

"de" x86-instructieset? Je hebt 16-bit x86 uit 1980, je hebt x86-64 onder AMD (AMD64), je hebt x86-64 onder Intel (Intel 64), je hebt X86S, en ga zo maar door. Dat zijn allemaal verschillende instructiesets. x86 zelf is geen instructieset, het is (net als RISC-V) een CISC ISA en dus wel degelijk een architectuur.

Enfin, welterusten!

[codebeat]

Zo, is er weer een nieuwe melkkoe hype gevonden? AI, AI, AI, AI, AI. Komt ondertussen mijn neus uit. Zo geweldig is deze ontwikkeling niet.