Het topmanagment van Intel heeft hele duidelijke doelstellingen gezet voor het verder oppompen van de kloksnel van haar processors. Dit jaar nog vind de overstap naar 0,13 micron plaats, waarmee 3GHz gehaald zal worden. In 2005 zal met behulp van het 0,065 micron P1264 procédé 10GHz gehaald worden, twee jaar later wordt dat maar liefst 20GHz op 0,045 micron. Het huidige Pentium 4 ontwerp kan met de nodige aanpassingen en tweaks 10GHz halen, daarna zal het vervangen of drastisch aangepast moeten worden. HyperTreading zal er in ieder geval voor zorgen dat het hyperpipelined ontwerp van de chip een stuk beter tot z'n recht komt dat nu het geval is. De toekomstplannen van Intel zijn in grote lijnen dus vrij helder, maar waar blijft AMD ondertussen?
Zoals ieder ander bedrijf vraagt AMD ook patenten aan op haar werk. Omdat deze publiek opvraagbaar zijn kon Hans de Vries van Chip Architect het één en ander afleiden over de features van het K8 "Hammer" ontwerp en mogelijk zelfs al van K9 "Greyhound?". Zoals bekend is gebruikt de SledgeHammer twee cores en één gedeeld cache. Een interessante optie voor AMD zou zijn om precies andersom aan te pakken; in plaats van het werk te verdelen over twee losse cores, één core te gebruiken die twee keer zo snel draait en twee keer zoveel pipeline stadia heeft. Zo zouden heel simpel de even cycles voor core 0 kunnen spelen en de oneven voor core 1.
Qua ontwerp hoeft er dan niet zo veel te veranderen als je zou denken en uiteindelijk is het waarschijnlijk sneller en goedkoper. Verder zou het verschil in kloksnelheid met Intel meteen een stuk minder groot zijn. Nadeel is wel dat het bedrijf meteen SMT zou moeten implementeren om te zorgen dat de chips qua prestaties per MHz ongeveer op hetzelfde niveau blijven als die van Intel, maar ex-Alpha technicus Dirk Meyer kan een dergelijk project waarschijnlijk wel in goede banen leiden, mocht het management daarwerkelijk besluiten om deze strategie uit te voeren:
A more elaborately redesigned double frequency core would eliminate the remains of the dual core concept altogether. Scheduling has to take some differences into account but at the end it would be even slightly faster. The cycle delay between the split register-file introduces more latency then the pipelining. The rest of the pipeline can stay unmodified: Instruction fething, branch-prediction, decoding, look ahead unit and at the other end the instruction retiring.
[...] AMD may otherwise decide that it becomes all to complicated given the limited amount of engineering resources and time and "simply" implement two identical existing and less complicated processors on a single die. It could multiply the individual frequencies by two and use that number for sales purposes... and it would not surprise me at all if they could get away with that... :^) The latter stays a backup alternative anyway if more complicated projects are delayed too much.
Bedankt voor de tip EaS.