Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Door , , 0 reacties
Bron: Techweb

Techweb heeft een erg lekker artikeltje over de plannen die AMD gisteren op het Microprocessor Forum heeft gepresenteerd, waaronder de 'Lightning Data Transport' (alweer een koele naam ) architectuur die voor de SledgeHammer ontwikkelt wordt:

AMD will debut its X86-64 architecture Tuesday at the Microprocessor Forum in San Jose, complemented by its Lightning Data Transport (LDT) I/O architecture.

[...] Following years of catastrophic manufacturing flubs, AMD has set out to ensure that manufacturing the new chip will be the easiest piece of the puzzle. Adding 64-bit capabilities increases the die size only 5 percent over the approximately 104 sq. mm that a 32-bit Athlon requires, using a 0.18-micron process, Lapinski said. While AMD's timetable still calls for 0.18-micron manufacturing to begin at Fab 30 in Dresden, Germany, later this quarter, the company on Monday showcased an 800-MHz Athlon running on the new process.

More importantly, AMD said that the combination of a small die size and its 0.18-micron process will allow the company to pack more than one 64-bit X86 microprocessor on a single die [wow, kick ass! ]. That's important, given that X86 integer instruction performance is closing in on RISC chips, Lapinski said. Through IEEE-compliant, triple-operand, double-precision floating-point instructions that AMD is designing for the new architecture, the company hopes to eliminate the floating-point advantage of RISC chips as well, he said.

[...] When pairing more than one microprocessor on-chip, AMD will use undisclosed custom logic to manage the infrastructure. Off-chip, however, AMD has designed the custom LDT bus for I/O and coprocessor chips. The LDT is a bidirectional bus, either 8, 16, or 32 bits wide; the bit width is negotiable at the device's initialization. Data passes through multiple logical channels in up to eight links or bridges, which can be connected to several daisy-chained devices.

Meer info in dit artikel:
- K6-2 Plus, 0,18micron, 128 of 256Kb on-die L2 cache, volgend jaar
- Geen Slot-B versies van de Athlon (Ultra)
- Alpha Processor / HotRail en Reliance Computing chipset suppliers voor SMP Athlons?
- Athlon Ultra volgend jaar, 1 of 2MB full-speed L2 cache, 266MHz bus
- Nieuwe K6 versies zonder L2 cache?

Moderatie-faq Wijzig weergave

Reacties


Er zijn nog geen reacties geplaatst

Op dit item kan niet meer gereageerd worden.



Apple iOS 10 Google Pixel Apple iPhone 7 Sony PlayStation VR AMD Radeon RX 480 4GB Battlefield 1 Google Android Nougat Watch Dogs 2

© 1998 - 2016 de Persgroep Online Services B.V. Tweakers vormt samen met o.a. Autotrack en Carsom.nl de Persgroep Online Services B.V. Hosting door True