Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Door , , 21 reacties
Bron: Cadence, submitter: CJ

Cadence heeft afgelopen maandag een vergaand samenwerkingsverband met ATi aangekondigd. Dit houdt in dat ATi voor het ontwerp van hun toekomstige chips gebruik zal maken van Cadence SoC Encounter en andere Cadence tools.

ATi logo (klein, mooi met drop)Cadence is een van de grootste leveranciers van software om chips te ontwerpen. Ze leveren software voor het compileren en simuleren van de talen VHDL en Verilog. Met deze twee talen kun je de functies van een chip beschrijven en simuleren. Maar behalve tools voor het logische ontwerp van de chip levert Cadence ook software, zoals SoC Encounter, om het logische ontwerp in RTL (VHDL of Verilog) in een fysiek ontwerp te vertalen. Dit houdt onder meer in dat RTL in transistors worden vertaald en deze transistors automatisch zo worden geplaatst dat de verbindingen tussen de transistors zo kort hoe mogelijk worden gehouden om zo hogere snelheden mogelijk te maken.

ATi zal met behulp van SoC Encounter van Cadence chips gaan ontwerpen voor een productieproces van 90nm en kleiner. Hierbij zal Cadence ATi helpen om eventueel problemen met het ontwerpen voor 90nm op te lossen. Volgens Beyond 3D zal de ATi R500, die waarschijnlijk door het R300 team ontworpen gaat worden, waarschijnlijk voor een 90nm proces ontworpen gaat worden.

Moderatie-faq Wijzig weergave

Reacties (21)

Wij bij Philips gebruiken dat SoC (System on Chip) Encounter sinds een paar maanden ook. Way sneller dan z'n voorganger, Silicon Ensemble (ook van Cadence trouwens).
Het verhaaltje klopt trouwens niet helemaal:
Om van het logische ontwerp in RTL naar een fysiek ontwerp te gaan gebruik je een zg. synthese tool. Cadence heeft daarvoor Ambit PKS in de aanbieding.
Met SoC Encounter zorg je voor het floorplannen van de chip, het plaatsen van de componenten en het bedraden ervan. SoC kan bv een blok van 400k gates in een uur af hebben terwijl we met de vorige software toch wel op een dag moesten rekenen.
Cadence is trouwens niet de enige EDA software leverancier. Andere bedrijven zijn Mentor en Synopsys en nog wat kleintjes.
Cadence maakt de software ook niet helemaal zelf maar is erg goed in het opkopen van kleine bedrijffjes en de software vervolgens te integreren in hun bestaande pakketten. Net zoals ze met SoC encounter hebben gedaan.
Hmm, ik las toch echt dit:
SoC Encounter provides full-chip RTL-to-GDSII support for 50+ million gate hierarchical designs. It is comprised of three key core technologies
op de website van Cadence. Misschiens dat ik er naast zit, maar daar maak ik toch echt uit op dat je met SoC Encounter het hele RTL naar gates traject kan doorlopen. En synthese is daar een stap van. Maar zoals dat bij Cadence wel vaker het geval is, krijg je bij het huren van een pakket er vaak een hoop licenties voor andere dingen bij waarvan je ook gebruik kan maken. Dus misschiens dat de silicon-compiler in het SoC Encounter packet gewoon Ambit PKS is, die je ook los kunt huren.
Hmm, inderdaad, dat staat er echt. Ik neem tenminste aan dat je
http://www.cadence.com/datasheets/soc_encounter.html hier
gekeken hebt ?
RTL AND/OR GATE-LEVEL INPUT
BuildGates® Extreme for rapid synthesis of multimillion-gate designs
Dat BuildGates is dan inderdaad Ambit PKS waar ik het over had.
Een flip van Cadence vertelde me wel dat ze van plan zijn om de pakketten te integreren, maar in de laatste versie die wij hier hebben (van 2 weken geleden) is het nog niet gebeurt. De datasheet van SoC encounter loopt nog een beetje voor op de werkelijkheid.
Heftige software dat dat allemaal kan :)

Gebruikt elk bedrijf dit soort zaken dan? als dat zo is dan zou iedereen met optimale afstanden en plaatsingen moeten zitten? of heb ik het hier fout

en gebruikt nvidia dit ook? =) als ze het beide gebruiken is er niet echt voordeel, of wel?
Gebruikt elk bedrijf dit soort zaken dan?
Yep, anders is het onmogelijk om een chip te ontwerpen die de concurentie aan kan met andere chips. Tegenwoordig zijn chips zo ingewikkeld dat je het het allang niet meer zonder dat soort software kan.

Het zou misschien wel kunnen, maar dan wordt het en te duur en het gaat dan te lang duren.
als dat zo is dan zou iedereen met optimale afstanden en plaatsingen moeten zitten? of heb ik het hier fout
Ten eerste heeft iedere chipfabrikant zijn eigen ideeėn (zo wil Intel zo veel mogelijk MHz'en halen en gaat AMD meer voor de IPC) en daardoor ontstaan al verschillen t.b.v. het gunstigste ontwerp.

Daarnaast heeft iedere fabrikant zijn eigen oplossingen voor problemen. Want het is niet zo dat je een paar voorwaarden intyped in het programma (minimaal zoveel instructies per cycle, zoveel MHz'en etc) en dat er dan een kant en klaar ontwerp uit rolt. Er zijn nog steeds mensen voor nodig (die ideeėn krijgen en ontwikkelen bijvoorbeeld) )en daardoor ontstaan dus ook verschillen.
en gebruikt nvidia dit ook? =) als ze het beide gebruiken is er niet echt voordeel, of wel?
Zonder dit soort software zouden er geen nieuwe chips komen :)
ff een wafertje test-r500's bakken is er helaas niet meer bij :)

Als bedrijf kan je niet zonder. Ik geloof dat 3DFx mede door het ontbreken van dit soort software voor hun nieuwe designs destijds in de problemen is gekomen.

nVidia gebruikt uiteraard ook soortgelijke software.
Er was laatst nog een rondleiding in het DataCenter van nVidia waar een :9~ berg aan servers stondn voor simulatie van nieuwe designs.
http://www.tweakers.net/nieuws/24124
Dacht toch eerder dat 3DFX toen ook met 'n productie precses achterstand zat.
VSA100 was op 0.25 en bij Multychip design zuigt dat nogal vermogen en beperkt de clock
nVidia zat toen met 0,18 te concureren.
als dat zo is dan zou iedereen met optimale afstanden en plaatsingen moeten zitten? of heb ik het hier fout
Een echt optimaal ontwerp kun je bijna niet halen. Er zijn namelijk altijd componenten die net niet zo geplaatst kunnen worden dat elke afstand minimaal is. Verklein je namelijk de afstand tussen transistor 1 & 2, dan wordt die tussen 2 & 3 weer groter. En hoe kleiner de ruimte, hoe 'slechter' het is voor de afstand (ivm plaatsing ed).
een tijdje terug op anandtech is er en artikeltje verschenen hoe zo'n proces in z'n werk gaat...

kzal ff linkje zoeken...

/edit

http://www.anandtech.com/video/showdoc.html?i=1711&p=1

/edit
Ik denk niet dat je wil weten wat voor een prijskaartje aan cadence software hangt...
Dat ligt nl. ergens in de paar honderdduizend euro... meen ik me te herinneren
Ik gebruik dergelijke software hier op mijn werk; een designer seat (alle licenties etc gemiddeld per designer) kost op jaarbasis 50.000 CHF (35.000 euro). Dat is dus gemiddeld over alle designers en alle licenties. (Niet alleen cadence trouwens)
Reken maar uit....
en gebruikt nvidia dit ook? =) als ze het beide gebruiken is er niet echt voordeel, of wel?
Tuurlijk wel! Zo gaan de ontwikkelingen natuurlijk sneller!
Misschien een vreemde gedachte. Maar is het niet mogelijk eisen aan "de ultieme" chip te formuleren en dit te gieten in een rekenbaar formaat voor zulke programma's? Als je een ontworpen chip kunt toetsen kun je er ook een miljoen toetsen en met een goede set eisen kun je betere chips brute-forcen?
Theoretisch zou dit op zich mogelijk moeten zijn. De talen VHDL en Verilog kunnen worden gebruikt om een beschrijving op behavioral, RTL en netlist te maken van het design. Synthese tools kunnen alleen RTL of netlist omzetten in transistors omdat deze genoeg op de hardware lijken. Maar het omzetten van behavioral gaat nog niet echt goed. Nu zijn er andere talen zoals SystemC waarvoor silicon-compilers worden ontwikkeld door de grote cadvendors als Cadence, Synopsis en Mentor, maar de eerste resultaten zijn nog niet echt het van je. De rekenkracht die nodig is om de verhoudingen tussen miljoenen gates te berekenen is enorm en ook het geheugen dat er voor nodig is. Een beetje RTL to gates berekening duurt al snel enkele dagen tot weken op een cluster van Sun machines die rijkelijk (>8GB per machine) voorzien zijn van geheugen.

Daarnaast zul je ook tools moeten ontwikkelen om er zeker van te zijn dat je ontwerp gelijk is aan de gates of transistors. En die tools, equivalents checkers genaamd, hebben nog meer rekenkracht en vooral geheugen nodig. Dus zelfs als er een behavioral to gates siliconcompiler op de mark zou worden gebracht, zal het gebruik beperkt blijven tot kleinere designs. Je wil uiteindelijk geen gate simulaties uitvoeren omdat deze vele malen langzamer draaien dan RTL of behavioral simulaties. Tenzij je alle gates op een emulator (Mentor Celaro, Cadence Quickturn, Axis eXtreme) mapped, maar deze apparaten zijn erg duur in de aanschaf (> 2 miljoen dollar) en hebben nog steeds problemen met het simuleren van designs met meerde klokdomeinen en gated-clocks.

De status van huidige siliconcompilers zoals die van siliconcompiler marktleider Synopsis, DCShell, is trouwens nog steeds zo dat kleine veranderingen in de VHDL of Verilog code zoals het omwisselen van twee statements snellere of tragere ontwerpen als gevolg hebben. Dit zal als eerste opgelost moeten worden.
Natuurlijk is het mogelijk om al het goede van verschillende ontwerpen te combineren en integreren, maar dan komt er iets Itaniums achtigs uit wat betreft stroom misbruik en formaat.
Het ontwerp moet in eerste instantie goed zijn, dus de hele gedachte hoe de CPU moet gaan werken, hoeveel L1, L2 en/of L3 cache, welke instructie set, hoeveel bit, etc. etc. Pas als dat idee uitgewerkt is gaan enkele techneuten dat vertalen in logische circuits en die gebruiken dit soort programma's. Je kunt niet tegen zo'n programma zeggen. Ik wil een FPU hier en een cache van 128KB er zo aanvast en dan daar dit en zus zo. Als dat zou kunnen kon iedereen een chip maken en zo werkt het dus niet.
SoC Encounter is echt niet zo bijzonder hoor. "Wij" hebben het al een gebruikt voor de IC, die tapeout had een paar maanden terug. Het kan veel, van
floorplannen (wat komt waar te liggen), plaatsen
van standard cellen (=gates) tot aan allerlei fysische
effecten checken (bv. krijgt elk deel van het IC voldoende
spanning).

Wij refereert naar een niet nader genoemde electronica firma in het zuiden des lands ;-)

Het zou mij verbazen als ATi alles met zo'n tool als SoC Encouter doet. Volgens mij komt er bij ICs die flink veel MHzen scoren nog steeds veel handwerk kijken. Intel werkt aan P4s nog steeds met zogeheten circuit designers, die gates tot op transistor en wire niveau uitknijpen qua oppervlakte
en snelheid.
Als designer krijg je te maken met zeer veel constrains (regels/verplichtingen). Deze zijn allemaal in te geven in de Cadence omgeving en als je dat doet komt er een perfect ontwerp uit, zelfs bij iNtel is dit mogelijk. Het grote probleem is echter dat er zo ontzettend veel constrains zijn dat het niet te doen is om al die constrains op te geven, dus moet je als ontwerper altijd kritisch blijven kijken naar de automatisch gegenereerde ontwerpen.
Een mens kan zeer complexe zaken als ontwerpen vrij goed overzien, maar kan belanden in een suboptimaal ontwerp. Door nu goede ontwerpers gebruik te laten maken van dit soort slimme tools is de kans een heel stuk groter dan je uiteindelijk in een optimaal ontwerp uitkomt, zonder alle constrains op te hoeven geven (hetgeen erg veel tijd spaart).

Erg slim van ATi om met Cadence samen te gaan werken, op die manier kunnen ze veel meer uit het pakket halen. Ik hoop dan wel dat Cadence aan hun kant eens wat meer bugs eruit gaat halen, window95 was dan niet echt stabiel, maar sommige (oudere) versies van Cadence waren dit al helemaal niet (tot 30 crashes per dag, maar nu ong 2 per week).
Je mag wel Philips zeggen hoor....
Weet iemand dan of ze hiervoor andere software van een ander bedrijf hadden dan? Ik geloof het best dat dit zo is, maar wat is het voordeel en het grote nieuws hiervan? Gaan door deze 'betere' (lijkt mij wel) ontwerp software ook wat kosten omlaag of worden de chips efficienter e.d. Ik neem aan dat door betere software er ook vooruitgang wordt geboekt die met de vorige niet behaald kon worden.

Kent dit soort software ook bugs? Het lijkt mij zo dat er wel eens een fout in het ontwerp zit met zoveel transistoren, dat is denk ik ook erg belangrijk aan dit soort software. Het zal vast super bug-vrij moeten zijn, het kost veel geld als er iets misgaat in het ontwerp en je komt er pas acher als het bakken van de eerste proefchips al voltooid is.
Het 'grote nieuws' is dat Cadence een van de toonaangevende bedrijven is op dit gebied, dus ook veel expertise in huis heeft. ATi neemt dus blijkbaar geen risico's met nieuwere producten en wil graag voorkomen dat ze vertragingen op lopen door vroeg te beginnen met research.

Je zou als conclusie van dit bericht kunnen trekken dat:
- ATi op schema ligt wat betreft (R400 en) R500.

ATi is al een half jaar bezig met R500 en blijkbaar zitten ze nu op een punt dat ze al echt moeten kijken naar de (on)mogelijkheden binnen het 90nm proces.

Dat kan dus inhouden dat ze misschien binnen niet al te lange tijd bezig gaan met de eerste vroege samples van de R500-core, zodat R500 op tijd klaar kan zijn voor de zomer van 2004.
om nog even terug te komen over dat spyware van ati in die drivers, dat als je control panel tevoorschijnt haalt dat die dan contact opneemt met microsoft. dat klopt ik heb het ook meegemaakt.
maar het gekke is als ik het spel mafia de setup draai van de graphics instellingen, gaat die ook contact zoeken met microsoft. dat mafia niks met internet te maken heeft (geen multiplayer spel).
sorry een beetje offtopic maar ik wou het even kwijt.

Op dit item kan niet meer gereageerd worden.



Apple iOS 10 Google Pixel Apple iPhone 7 Sony PlayStation VR AMD Radeon RX 480 4GB Battlefield 1 Google Android Nougat Watch Dogs 2

© 1998 - 2016 de Persgroep Online Services B.V. Tweakers vormt samen met o.a. Autotrack en Carsom.nl de Persgroep Online Services B.V. Hosting door True