Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Door , , 25 reacties

Samsung en Micron zijn een consortium gestart om de ontwikkeling van een nieuw type geheugenmodule te stimuleren. Naast de twee bedrijven doen ook Altera en Xilinx mee met het streven naar een standaard voor 'hybrid memory cubes'.

Hybrid Memory CubeVolgens Samsung en Micron is het een groot probleem dat de huidige geheugenarchitecturen niet de bandbreedte kunnen leveren die high-performance-computers en komende netwerkapparatuur eigenlijk nodig hebben. De bedrijven claimen dat hybrid memory cubes een grote sprong voorwaarts in prestaties, packaging en ontwerp gaan betekenen, en dat een breed gedragen specificatie voor ontwikkelaars, fabrikanten en architecten nodig is om de technologie tot een succes te maken.

Hybrid memory cubes zijn ontwikkeld door Micron en Intel. De fabrikanten hebben verschillende dram-lagen boven elkaar gestapeld en op een oppervlak met daarop de i/o-circuits gelegd. Een prototype weet een bandbreedte van 1Tb/s te halen en het energieverbruik zou 70 tot 85 procent per bit lager liggen dan bij ddr3. Samsung en Micron staan open voor nieuwe leden bij het consortium en hebben Altera, Open-Silicon en Xilinx al bereid gevonden om deel te nemen. Tijdens IDF 2011 gaven Micron en Intel uitleg over hybrid memory cubes. Tweakers.net legde het vast op video.

Moderatie-faq Wijzig weergave

Reacties (25)

Ze hebben wel een punt dat de geheugenevolutie voor consumenten op het moment achter loopt. Als je bedenkt dat gangbaar DDR3 nog steeds niet heel veel sneller is dan het allersnelste DDR geheugen van 7 jaar geleden (DDR 1T met lage timings en ongeveer 500-600mhz). Bij SoC's wordt al veel stapeling toegepast waarbij de packages nog steeds klein blijven. Hopelijk dat er wat fabrikanten dit gaan oppakken. Goedkoop is geheugen tegenwoordig echter wel.
Eigenlijk komt het er op neer dat ze te weinig real estate hebben om nog meer parallelle uitleeslijnen te projecteren in het platte vlak. Dus dan maar naar een 3d oplossing zodat je ook in de diepte parallel kunt uitlezen.

Dit levert meer bandbreedte op zeker, maar de cel latency blijft gewoon hetzelfde als met oude drams omdat de basiscel van storage gewoon een capaciteitje blijft met een latency van 10 ns (100 Mb/s). Aan de basis is er qua DRAM technologie dus niet zoveel vooruitgang.

Lees je de cellen echter massively parallel uit dan kun je 1 Tb/s bereiken met 10000 parallelle uitleeslijnen

correct me if im wrong :)
Natuurlijk is het geheugen niet sneller geworden, kijk eens goed naar hoe het product werkt. De schakeling die nodig is om een bit op te slaan veranderd niet ongeacht welke DDR standaard je gebruikt. Het is daarnaast zo dat je een enorm aantal schakelingen hebt (~8 miljoen bits = 1MB = helemaal niets) als je dus even een bit wilt wegschrijven moet je nog al wat afstanden afleggen om daar te komen waar je schrijven wil. Nu is DDR (Double Data Rate) niet veel anders dan twee sets data per klok puls versturen (eens op de opkomende flank en eens bij de neergaande).
Voor de volgende versies DDR2 en DDR3 is niet veel anders gedaan dan een snellere interne klok gebruiken, maar de problemen om de data uit te lezen en weg te schrijven zijn niet veranderd.
Het probleem is dan ook dat dankzij de hogere klok snelheid de timing losser moet worden gezet omdat het anders simpel weg niet mogelijk is om de data goed uit te lezen, en dus kom je er al snel op uit dat als je de data met een relaxed timing uitleest je heel erg weinig verschil zult merken ten opzichte van een hele strakke timing ook al is de klok van de DDR module een stuk trager dan de klok van de DDR3 module.

Dit is waar Intel en Micron om de hoek komen kijken zij hebben een methode bedacht om de afstanden tussen de I/O schakelingen en de geheugen schakelingen te verkorten. Nu kan ik veel sneller bij de geheugen cel komen en kan ik dus veel sneller mijn data lezen/schrijven. De tijd die het duurt om fysiek te lezen/schrijven blijft gelijk maar de tijd die nodig is om daar te komen waar deze actie moet gebeuren wordt kleiner gemaakt.
Nu is het nog steeds niet sneller geheugen wat betreft de tijd die het nodig heeft om data weg te schrijven om uit te lezen op het per bit niveau maar is het wel heel erg veel sneller omdat je nu op eens heel veel minder tijd onderweg bent met je data op de chip zelf. Een volgende stap zou zijn om een manier te vinden om data simpel weg sneller in een cel te schrijven, op dat moment ga je echt snelheidswinst boeken.
Vergelijk het met een auto die van A naar B moet rijden, als de auto 100Km/u rijd dan duurt het 1 uur, alles wat Intel en Micron doen is er voor zorgen dat de auto nog maar 10Km moet rijden en dus 10x sneller is. Maar wat er nodig is om echt heel erg veel sneller te worden is om de auto 10x sneller te laten rijden, dan kun je in de snelheid in combinatie met de kortere afstand op eens met een factor 100 verhogen en dat is toch echt wel nodig.
Wat mij betreft ben je te negatief over DDR2 en DDR3,het is niet waar dat DDR2 alleen een interne hogere clock heeft, deze is ongeveer eerder gelijkgebleven. Het zit hem in de parallelliteit waardoor de prestaties per mhz verdubbelen tov de vorige generatie.

In addition to double pumping the data bus as in DDR SDRAM (transferring data on the rising and falling edges of the bus clock signal), DDR2 allows higher bus speed and requires lower power by running the internal clock at half the speed of the data bus. The two factors combine to require a total of four data transfers per internal clock cycle. With data being transferred 64 bits at a time, DDR2 SDRAM gives a transfer rate of (memory clock rate) × 2 (for bus clock multiplier) × 2 (for dual rate) × 64 (number of bits transferred) / 8 (number of bits/byte). Thus with a memory clock frequency of 100 MHz, DDR2 SDRAM gives a maximum transfer rate of 3200 MB/s.

The primary benefit of DDR3 SDRAM over its immediate predecessor, DDR2 SDRAM, is its ability to transfer data at twice the rate (eight times the speed of its internal memory arrays), enabling higher bandwidth or peak data rates. With two transfers per cycle of a quadrupled clock, a 64-bit wide DDR3 module may achieve a transfer rate of up to 64 times the memory clock speed in megabytes per second (MB/s). With data being transferred 64 bits at a time per memory module, DDR3 SDRAM gives a transfer rate of (memory clock rate) × 4 (for bus clock multiplier) × 2 (for data rate) × 64 (number of bits transferred) / 8 (number of bits/byte). Thus with a memory clock frequency of 100 MHz, DDR3 SDRAM gives a maximum transfer rate of 6400 MB/s. In addition, the DDR3 standard permits chip capacities of up to 8 gigabits.


Je probleem klopt ook niet helemaal. In de praktijk is het namelijk dat mhz het altijd wint van latency. Bij een hogere timings met snellere mhz gaat namelijk de totale latency de latency omlaag, ook al zou je dit eventueel niet verwachten...Het is bijvoorbeeld zo dat DDR3 1333 cl8 NIET sneller bereikbaar is dan DDR3 2133 cl9. DDR3 1333 cl 7 is ook NIET sneller bereikbaar dan DDR1666 cl9.

Zie; http://www.bit-tech.net/h...memory-for-sandy-bridge/3
http://www.bit-tech.net/h...2-800mhz-versus-1066mhz/3

Als je de keuze hebt voegt mhz altijd meer toe dan latency in termen van bandbreedte (dit was bijvoorbeeld ook zo met ddr2 800mhz 4-4-4-12 vs ddr2 1066 5-5-5-15).

Overigens zat ik met ddr2 hyperx 1066 modules rond de 10k score (en dit was voor Intel hoog) en zit ik nu op 21k met ddr3 1600 mhz. Nu is dit mede te danken aan de geintegreerde memory controller, maar de bandwith is en blijft verdubbeld tov het vorige Intel systeem. Er zijn dus op andere vlakken ook prestaties te winnen.

Het "probleem" wat jij stelt dat er is, is dus niet echt een probleem aangezien de totale prestaties altijd toenemen. Echter probeert Moore's Law te volgen. Nu is deze lineai dus dat is dan geen probleem. Echter de "oplossing" voor het voldoen aan deze wet lijkt momenteel het toevoegen van cpu cores (ipv per core performance) te zijn en dan volstaat een verdubbelining van de geheugenbandbreedte niet. Je hebt eerder een exponentiele verhoging nodig ivm bijvoorbeeld zaken als overhead... Dat is de reden dat ze nu met de Cubes bezig zijn; de ontwikkeling gaat uiteindelijk niet snel genoeg en dan gaat de geheugenbandbreedte Moore's Law in de weg zitten. (Maar een evt verdubbeling is geen probleem).

[Reactie gewijzigd door sdk1985 op 8 oktober 2011 13:54]

Toch maakt sneller geheugen je computer altijd maar marginaal sneller.
Als je bedenkt dat gangbaar DDR3 nog steeds niet heel veel sneller is dan het allersnelste DDR geheugen van 7 jaar geleden (DDR 1T met lage timings en ongeveer 500-600mhz).
DDR op 600 MHz levert 4,8 GB/s. DDR3 is gangbaar beschikbaar op 2 GHz, wat 16 GB/s levert. Is toch ruim een factor 3 sneller. (De timings zorgen er wel voor dat de random toegang wellicht niet veel lager is geworden, maar de totale doorvoer is wel omhoog gegaan.) Deze techniek zal wellicht soortgelijk zijn. Door het gestapelde ontwerp kan ik me voorstellen dat deze techniek met name het aantal bytes per hertz verhoogt en niet de toegangstijd verlaagt.
Filpje: Its about 7 times more energy efficient then the equivalent DDR3 device.

Anywho.. Netjes deze ontwikkeling. Jullie denken mischien DDR3 RAM maar ik denk aan Dikke SSD's die nog sneller en zuiniger zijn!
Goede stap natuurlijk, en ik ga er eigenlijk vanuit dat dit ook voor andere doeleinden toekomst biedt; memory chips zijn relatief eenvoudige schakelingen. Daarom zie je downscaling ook altijd eerst op geheugenchips plaatsvinden.

Als deze zelfde techniek volwassen wordt, zal deze ongetwijfeld ook zijn weg vinden naar CPU's die meerdere lagen stapelen. Daar is in het verleden al wel mee geflirt, maar dat dit nu als meer mainstream (though high-end) hier wordt gepresenteerd geeft wel aan dat dit ook een serieuze mogelijkheid kan gaan worden.
Intel was laatst toch ook al zoiets vergelijkbaars begonnen?
Of is dat een andere techniek?


edit: Het staat gewoon in het artikel vermeld 8)7

Toch vreemd dat Intel dan NIET in dat consortium zit, terwijl ze het samen met Micron hebben ontwikkeld

[Reactie gewijzigd door Maarten21 op 7 oktober 2011 15:03]

Intel heeft het samen met Micron ontwikkeld, staat ook in het artikel. Wonderlijk dat Intel hier niet meedoet.

Wel leuk te lezen dat die cubes energie produceren. Dus als je maar veel cubes in je machine stopt, draaien je cpu's voor nop ... }>
Ze zullen het wel over consumptie hebben, want in het geval van produceren, zou DDR3 70% meer leveren?

Kunnen we straks ook cube CPU's (meerdere lagen transistoren) verwachten :)?
Een prototype weet een bandbreedte van 1Tb/s te halen en de energieproductie zou 70 procent per bit lager liggen dan bij ddr3.
Die zie je in principe al met bepaalde gate technieken.
Echter dit blijft lastiger, omdat een cpu VEEL meer hitte produceert, maar het is niet onmogelijk.
Het "op elkaar plakken van circuit-lagen" betekent natuurlijk ook dat er buiten de chip minder verbindingen nodig zijn en dat bespaart natuurlijk al meteen een heleboel energie, nog losstaand van de gate techniek die er gebruikt wordt.

Houd al je schakelingen dicht bij elkaar en je zult minder energie nodig hebben en hogere snelheden kunnen behalen en ook zullen externe inferentie bronnen minder ruis / interferentie veroorzaken. Dat heeft als bijkomend voordeel dat individuele chips ook dichterbij elkaar geplaatst kunnen worden.

Mits goed ontworpen kunnen de verschillende lagen ook warmte van elkaar absorberen waardoor de warmteontwikkeling goed verdeeld / gebufferd wordt en gelijkmatig afgevoerd kan worden. Hetzelfde geld voor stroom buffers die meer transistors kunnen voor zien van energie en dus verder samengevoegd kunnen worden en daarom ook kleiner kunnen worden.

Deze techniek zou misschien ook uitkomst kunnen bieden voor het verbinden van L1 cache met de fetcher van de CPU.

[Reactie gewijzigd door E_E_F op 7 oktober 2011 17:18]

Of over warmteproductie ;) maar in ieder geval een leuke ontwikkeling, al is dram en geheugenbandbreedte volgens mij niet echt de bottleneck in de huidige generatie PC's.
"Volgens Samsung en Micron is het een groot probleem dat de huidige geheugenarchitecturen niet de bandbreedte kunnen leveren die high-performance-computers en komende netwerkapparatuur eigenlijk nodig hebben"
Het is ook niet noodzakelijk voor PCs bedoeld.

In servertoepassingen is RAM snelheid (en latency) wel een issue voor specifieke toepassingen. En al helemaal in 'alles in memory' architecturen zoals SAP's HANA of Oracle's nieuwe Exalytics. Echt dikke netwerkcomponenten hebben er ook last van.
Wel leuk te lezen dat die cubes energie produceren. Dus als je maar veel cubes in je machine stopt, draaien je cpu's voor nop ...
Dan kan je beter DDR3 gebruiken die produceerd 70% meer :P
en de energieproductie zou 70 procent per bit lager liggen dan bij ddr3

[Reactie gewijzigd door watercoolertje op 7 oktober 2011 15:07]

Zou zo'n consortium niet iets voor een bedrijf als rambus zijn?
Samsung en Micron zijn bepaald geen goede vrienden met Rambus, sinds Rambus ze een kunstje heeft geflikt bij JEDEC.
Ja, dan kunnen ze weer hetzelfde doen als met de JEDEC en DDR. Ervoor zorgen dat er technieken in de standaard komen waarop jezelf allang een patent hebt.
Pas openbaren als de standaard definitief is en dan cashen.
Nee, laat Rambus er maar buiten.
Klinkt al RAMBUS, sorry ik moet nu al een beetje kotsen.....

Laten we hopen dat het niet die kant op gaat ;)
1tb/s! zag ik dat nou goed :)
Ik vind het wel vreemd dat er op het eind gezegd wordt dat deze geheugenchips niet op de PC zullen verschijnen.
Voor normaal geheugen is het misschien overkill maar een videokaart op een PC heeft altijd te kort bandbreedte naar het geheugen.
Bovendien worden bundels van videokaarten als vervanging van supercomputers gebruikt en daar zou ik op zijn minst dit type geheugen verwachten.
Misschien komt dat de supercomputerfabrikanten niet zo goed uit of is de geïnterviewde onderzoeker meer met de techniek dan de toepassing bezig.
Wat me bij de discussie opvalt, en dat van mensen die er duidelijk veel meer van weten dan ik, is dat het argument: sneller hoeft eigenlijk niet" niet opgaat. We hebben toch niet voor niets L1 l2 l3 cache op de CPU en DDR5 geheuhen op de grafische kaarten.

Als nu de L3 en het geheugen van de grafische kaart (maar dan ook direct(er) aan het geheugen) eens het hoofdgeheugen kunnen zijn omdat de snelheden daarvoor toereikend zijn of worden......... lijkt me reuze aardig!

Of zit ik er hier nog zoveel ordes van grootte vandaan dat zo'n kubus ook niet gaat helpen?

Op dit item kan niet meer gereageerd worden.



Apple iOS 10 Google Pixel Apple iPhone 7 Sony PlayStation VR AMD Radeon RX 480 4GB Battlefield 1 Google Android Nougat Watch Dogs 2

© 1998 - 2016 de Persgroep Online Services B.V. Tweakers vormt samen met o.a. Autotrack en Carsom.nl de Persgroep Online Services B.V. Hosting door True