Intel Itanium release op 800MHz

News.com schrijft dat Intel bevestigd heeft dat de Itanium later dit jaar op een snelheid van 800MHz geïntroduceerd zal worden. Verder maakte Intel bekend dat Itanium gebruik zal maken van een 64-bit brede bus met een datarate van 266MHz. Deze bus is 'dual pumping', een popi benaming voor de technologie die in de volksmond 'double data rate' wordt genoemd. In een multi-processor configuratie wordt de bus nog steeds gedeeld door de aanwezige processors, wat in principe minder geavanceerd is dan de point-to-point EV6 bus van de Athlon / Alpha.

Het maximaal addresseerbaar geheugen van de Itanium bedraagd 16 Terabyte (bron: Silicon Investor). Dit zal in eerste instantie beperkt worden door de 460GX chipset die slechts 64Gig kan trekken (altijd nog genoeg voor een lekkere server ).

Itanium kopers zullen in eerste instantie uit twee varianten mogen kiezen: eentje met 2MB L3 cache en een duurdere versie met 4MB third-level cache. Wat betreft geheugen biedt de 460GX chipset ondersteuning voor SDRAM en hoogstwaarschijnlijk ook DDR SDRAM:

"Eight-hundred MHz will be our speed at production; however, this is just the beginning," said Gadi Singer, one of the head researchers on the Itanium project. "The 800-MHz (chip) is being developed on a relatively new process and the architecture is not tuned yet for critical speed paths."

[...] The bigger issue Itanium faces is how much demand there will be for it. Generally, analysts believe that its number-crunching prowess will make it good for workstations and technical computing, especially the lofty edge of the workstation market that Intel has yet to fully penetrate.

Typically conservative business users, however, will mostly likely initially purchase Itanium systems for testing purposes before moving widely to the new chip.

Zie voor meer informatie dit artikel van News.com.

Reacties (6)

[Verwijderd]

hoeveel wordt dan de L1 en L2 cache?

[Femme]

Hmm, daar kan ik zo snel niets concreets over vinden in het archief. Dat het L3/L2 cache (benaming is nog niet bekend, Intel ging oorspronkelijk uit van een L0, L1 en l2 cache) 2 of 4MB groot zal zijn is al langer bekend.

[Verwijderd]

Vleermuis:

En de Celerons dan, en de K6-III, en de plannen voor de nieuwe Athlons? Die houden zich volgens mij ook niet aan de 1:4 regel.

De belangrijkste factor die de hoeveelheid on-chip cache bepaald zal wel weer de yield van de processors zijn.

[Ulysses]

Ik heb Intel een meeltje gestuurd of ze meer wisten over de grootte van de L2, L1 cache... Ik laat het horen als ik reply heb gehad.

[Onno]

16 TB? Gebruikt de Itanium dan een... even rekenen... een 44-bits adresseringsbus? Vreemd.

[Vleermuis]

Over de cache: Een simpel rekensommetje zegt dat elk volgend cachelevel 4x groter moet zijn om de ideale prestaties te halen.
Dus voor een Itanium met 4MB L3 cache geldt:
4:4=1MB L2 cache en dat weer gedeeld door 4 geeft 256Kb L1 cache.
De Itanium met 2Mb L3 heeft dus ongeveer (Lees: hoogstwaarschijnlijk) 512 Kb L2 en 128 Kb L1 cache.