Nurlogic implementeert 4,8 GHz PLL in Hammer CPU's

Nurlogic heeft een persbericht de deur uit gedaan waarin ze aankondigen dat ze een PLL chip hebben gebakken die op 4,8GHz zijn werk doet. De chip is gebakken met behulp van een 0,13 micron SOI procédé in opdracht van AMD. Volgens het bericht is het geen simpel werk om een PLL te ontwerpen die op deze snelheid draait omdat ruis snel een probleem wordt. Dat heeft de mannen en vrouwen van Nurlogic echter niet tegen weten te houden, volgens AMD presteert de PLL zelfs boven verwachting:

"We are extremely proud of our eighth-generation processor design, and extremely pleased to have a vendor like NurLogic that we can count on to deliver," said Bruce Gieseke, Senior AMD Fellow, Computation Products Group. "Not only did NurLogic work diligently with us throughout the design and validation phases, they designed a PLL that exceeded our expectations."

NurLogic's extensive analog expertise was an important component in addressing AMD's unique PLL requirements. NurLogic's advanced patent-pending architecture enables optimal operating performance with minimal jitter. NurLogic offers a full line of high performance PLLs ranging from 266 MHz to 4.8 GHz.

Met dank aan wolfmaniak voor de tip.

Reacties (44)

[MetalStef]

Als de Hammer een interne PLL heeft, betekent dat dat de kloksnelheid (FSB*multiplier) door de processor bepaald wordt. Van een echte Front Side Bus is dan ook niet meer te spreken.
Dit houdt dus in dat overclocken zowat onmogelijk gaat worden, omdat de snelheid van de proc niet meer bepaald wordt door delen van het mobo.

Normaal zit de PLL op het mobo. Het mobo bepaalt de FSB en de proc bepaalt de multiplier (de proc kan zich daarin laten leiden door het mobo: -> Unlockte proc). Dus zelfs met een gelockte proc kun je de FSB nog OC'en.
Nu ook de PLL op de proc zit, houdt ook dat op. Ik ben benieuwd wat er nog overblijft.

Edit: PPL veranderd in PLL, op verzoek van Kara Network Online. Thnx.

[Ploink]

multiplier = deelfactor PLL !
De PLL schakeling wordt bij processoren namelijk gebruikt om een externe klok (de FSB in dit geval) met een bepaalde factor te vermenigvuldigen.
Dit gebeurt met een regel lus:
Een VCO (voltage controlled oscillator) genereert de hoge frequentie. Deze wordt met een eenvoudige schakeling gedeeld door een vaste waarde (de 'multiplier'). Dit signaal wordt door een fase comparator vergeleken met de referentie (FSB). Het resulterende signaal stuurt uiteindelijk weer de VCO aan zodat de frequentie stabiel wordt gehouden met een vaste multiplier tov de referentie.
Er bestaan allerlei al dan niet gepatenteerde variaties op deze bekende schakeling, maar het princiepe blijft hetzelfde.

Bij de snelle processoren zit de PLL vaak ingebakken zodat er geen externe schakeling nodig is om de hoge frequentie te genereren. Het 'unlocken' van een processor is gebaseerd op het kunnen veranderen van de interne multiplier (=deelfactor van de PLL), bijvoorbeeld met de bekende potloodstreepjes op de athlon.
Het lijkt er op dat deze schakeling bij de hammer nu wel extern is en wellicht geeft dit weer mogelijkheden tot overklokken...

edit: Er zijn natuurlijk twee PLLs, 1 op het mobo om de FSB te genereren vanaf een kristal met veel lagere frequentie en 1 PLL om van de FSB weer de cpu klokfrequentie te maken, en daar hebben we het hier over.

[Skyclad]

Klein hendeltje aan de zijkant om hem aan te zwengelen?

[Verwijderd]

Een pll is een schakeling die de fase van de hoofd lus gelijk houd aan de fase van een referentie signaal. Als je nu een heel stabiel referentie signaal hebt B.V. een kristal is het mogelijk om een veel hoge frequentie stabiel tehouden met het kistal. Je hebt dan dus een hoog frequent signaal dat stabiel is als een kristal. Een pll is eigelijk een regel schakeling.

[Eagle Eye Eric]

Dus deze ontwikkeling is belangrijk voor de ontwikkeling van moederborden voor CPU's met kloksnelheden tot 4,8 GHz. Of komt er nog een multiplier overheen?

[eflukx]

De PLL _IS_ dus eigenlijk de multiplier. Als je een frq. wil delen met een integer getal is dit geen lastig probleem. Een frq. verhogen daarentegen (lees: multiply) is technisch lastiger. Hiervoor worden dus PLL's toegepast, eigenlijk is dit nix meer dan een nieuwe oscillator die zich synchroniseerd aan het te vermenigvuldigen signaal.

[cruger]

Leuk zo'n supersnelle pll.
Pll wordt ook gebruikt in de zender wereld om het zender signaal stabiel op de frequentie te houden.
Het ruwe signaal wordt dan vergeleken met een kristal-oscilator , welke stabiel zijn.

Normaal wordt het signaal eerst gedeeld voor dat die in een pll komt
En een pll op zoveel Ghz is wel echt stoer

[Verwijderd]

Wel knap om zo'n PLL te ontwerpen, want reken maar dat er veel ruis bij komt kijken in die lus (analoog), vooral met zo'n hoge frequentie.

Versterker = analoog en produceert veel ruis, wat op een hoge frequentie weggefilterd moet worden.

VCO (Voltage Controlled Oscillator) = analoog element.

Zal een leuke uitdaging geweest zijn.

[lange]

volgens mij is dat het chipje wat de voedings spanning van de proc reguleert (correct me if i'm wrong)

[Xandrios]

Niet de voedingsspanning, maar dit chipje zorgt ervoor dat de proc op de goede snelheid blijft draaien. Hij regelt de FSB dus

[LeNNy]

Alleen heeft de Hammer GEEN FSB. Deze PLL is voor de interne klokgenerator van de toekomstige hammer cpu's op hoge kloksnelheid.

[Randal Peelen]

Ok ok, ik heb zojuist geleerd wat PLL is, maar wat ik dan nog niet snap is, waarom moet zo'n ding 4,8 ghz draaien?

Hij is ervoor om de klok stabieler te maken maar waarom moet hij dan zo ongelofelijk snel zijn?

[P5ycho]

Lijkt me meer een klokgenerator.

[Verwijderd]

PLL = phase locked loop? Ik hou de afkortingen niet meer bij voor IC's.

* 786562 minion

edit:
D'oh! staat bovenaan persbericht! PLL = phase locked loop

[mars]

Ik had het net opgezocht

PLL

Short for phase-locked loop, an electronic circuit that controls an oscillator so that it maintains a constant phase angle (i.e., lock) on the frequency of an input, or reference, signal. A PLL ensures that a communication signal is locked on a specific frequency and can also be used to generate, modulate and demodulate a signal and divide a frequency.

PLL is used often in wireless communications where the oscillator is usually at the receiver and the input signal is extracted from the signal received from the remote transmitter.

[xenobia12345]

NURLOGIC IMPLEMENTS 4.8GHz PHASE LOCKED LOOP INTO AMD's EIGHTH-GENERATION PROCESSORS

Toch heeft je studie vruchten afgeworpen..

[Brainwaste]

Het is mij na het lezen van het volledige bericht ook nog niet duidelijk wat een PLL nou eigelijk is ......

[Verwijderd]

PLL is een variabele frequentie opwekker. Zeg maar een "kristal" dat bij een bepaalde spanning (Voltage) een bepaalde frequentie produceert (Hertz).

Speedfan bijv. stuurt een hogere spanning naar jouw PLL op het mobo, om deze een hogere FSB te laten genereren. Geen 133MHz, maar een hogere...

Die 4.8GHz wordt niet aan de Hammer CPU gegeven, maar eerst naar een divider gestuurd. Deze deelt die 4.8GHz naar 2.4GHz bijvoorbeeld. Een spanningsverandering heeft dan slechts de helft van het effect. Is op deze wijze 2x nauwkeuriger in te stellen.

[MahRain]

ehhm... wat is een PLL?

[Verwijderd]

De PLLs die ik ken (1 soort) worden gebruikt om een FM-radiosignaal de demoduleren. Dus als de informatie wordt opgeslagen door de frequentie te varieren, kun je die er weer uit halen met een PLL.

edit:
na de postings hier gelezen te hebben kun je het blijkbaar ook gebruiken om je klok te stabiliseren.

[Verwijderd]

Het is slechts een onderdeel in de demodulatieketen. Het demoduleren zelf wordt gedaan door een ander onderdeel (de demodulator), maar de PLL zorgt ervoor dat kleine frequentieverschuivingen tussen de zendfrequentie en het demodulatie-kloksignaal (klokfrequenties zijn nooit perfect stabiel) automatisch worden opgevangen. Een deel van de verschilfrequentie wordt dus weer gebruikt in een loopback circuit zodat de signaalketen zichzelf als het ware bijregelt. Dat maakt de PLL dus zo stabiel.
Probleem is echter dat de loopbacklus een zekere vertraging heeft en dat dus bij snelle kloksignalen de kans op instabiliteit groter wordt.

[Verwijderd]

'k snap nie zo goed wat daar zo bijzonder aan is, zo'n PLL'tje op 4,8 GHz. Heb zelf al (voor een hele andere toepassing weliswaar) een PLL gebouwd op 10 GHz, ook nog eens afstembaar tussen 10.0 en 10.5 GHz in 1 MHz stapjes....

Ik gebruik er weliswaar 2 bouwstenen voor, misschien dat 't bijzonder is dat ze dat in 1 core hebben weten te prutsen, maar anders zou ik het ook niet weten....

[Verwijderd]

voor een hele andere toepassing weliswaar

Daar sla je de spijker dus op z'n kop....

[Verwijderd]

NurLogic's advanced patent-pending architecture

Stom! had je maar een patent moeten aanvragen

[Flexx]

searchnetworking.techtarget.com/sDefinition/0,,sid7_gci783790,00.html