Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Door , , 18 reacties
Bron: HardOCP

LoCaL bracht ons een linkje richting dit artikel van HardOCP over de 200MHz EV6 bus van de Athlon, waarvan sommigen nog steeds weigeren te begrijpen dat 100MHz DDR hetzelfde is als 200MHz datarate . De EV6 bus verstuurt z'n data op de stijgende en dalende flank van de klokcyclus. In principe heb je dan dezelfde theoretische bandbreedte van een 200MHz bus, alleen met de latency van een 100MHz bus:

AMD EV6 bus DDR illustratie

Verder heeft HardOCP nog wat schema's van de AMD 751 northbridge, waarin je goed kunt zien hoe de FSB, memory bus, PCI bus en AGP poort aan elkaar geplakt zijn.

Lees meer over

Moderatie-faq Wijzig weergave

Reacties (18)

Kanttekening is natuurlijk wel dat als je dichter op elkaar gaat zitten, de kans op waitstates ook groter wordt.

Maar dat is opzich niet erg, want als een 100MHz DDR-bus dus 1 waitstate heeft, valt'ie terug naar de snelheid van een 100MHz SDR bus voor die operatie. De hogere granulariteit geeft in ieder geval ruimte voor meer performance.

Conclusie is alleen dat het verhogen van de bussnelheid alleen zinnig is als de andere subsystemen dus op soortgelijke snelheid kunnen reageren. De praktijk bewijst dat een 133MHz bus zoals Intel die gebruikt niet veel langzamer is dan de 100MHz DDR van AMD. Daarentegen heeft AMD nu dus wel meer ruimte in hun huidige design dan Intel.
@R!K -: misschien met (dual) PC800 Rambus, anders maakt 't waarschijnlijk niet zoveel uit aangezien PC133 meestal toch trager is dan 200MHz DDR. De Athlon heeft meer FPU's en ALU's dan de PIII, dus als die effeciŽnt gevoerd worden dan zou de Athlon altijd sneller moeten zijn. Dit hangt af van cache (snel L1, minder snel L2) maar ook van compiler optimalisaties e.d.
@rik:
</div><div class=b4>
Als ik dit zo zie denk ik dat als intel dezelfde bus gebruikt ze weer boven amd terecht komen.
Amd's t-bird is maar een heel klein beetje sneller dan de pIII maar als intel dezelfde bus gebruikt zou dit waarschijnlijk niet zo zijn.</div><div class=b1>

Ik zou zeggen: Stuur ze een e-mailtje, dat hebben ze vast nog niet bedacht! ;) ;)

Nee even serieus, INTEL en AMD hebben afzonderlijk een eigen plan gemaakt, hierin staat ook de ontwikkeling van de busstructuren en welk geheugen men gaat gebruiken.
Nu is het heel interessant, want AMD heeft de EV6 bus en INTEL de GTL+ (dank je DaniŽl).
EV6 maakt -zoals je hierboven hebt kunnen zien- gebruik van zowel de opgaande als de neergaande flanken van een signaal.
De bus van INTEL niet -heb je hierboven ook kunnen zien-, hierdoor heeft de EV6 bus intern een theoretisch veel hogere snelheid, namelijk 2 maal zo hoog als extern. Zoals JeroenB al aangaf is het momenteel nog wat moeilijk omdat je op 200Mhz al veel meer last hebt van storing etc.

Het volgende interessante punt aan de plannen van zowel INTEL als AMD is dat ze elk voor een ander type geheugen hebben gekozen. Dit is strategie en het lijkt er vooralsnog op dat AMD een betere keuze heeft gemaakt als dan dat ( ;)) INTEL heeft gedaan, tel daarbij de EV6 bus op en je hebt een voorsprongetje.

Tuurlijk kunnen we nog een hele interessante discussie beginnen over het feit dat het wel/niet slim is dat AMD en INTEL niet samen wat standaarden afspreken, maar dat doen we wel op GoT ok?


* 786562 Itsme!
* 786562 Itsme![EDIT] Thanks DaniŽl heb even gewijzigd, anders ziet het er zo slordig uit he? ;)
* 786562 warp
De EV6 bus gaat wel iets verder dan de AMD implementatie:

Alpha 21264 systems are the first to use a 6 port crossbar switch chipset to connect dual CPUs, dual memory systems, and dual PCI busses. Depending upon the size and configuration of the crossbar, you will get a different effective memory bus width. The 8 D-chips used in the crossbar on the 264DP provide an effective databus width of 512 bits and an upper memory capacity of 4GB.

For reference purposes, the UP2000 and the XP1000 each use 4 D-chips, and have an effective memory bus width of 256 bits.

The DS10 only uses 2 D-chips and an effective databus of 128 bits.

The UP1000 and the AMD Athlon use the AMD 751 chipset, which has 1/2 the bandwidth of a DS10.

The theoretical burst memory bandwidth of these configurations vary from 5.2GB/s (264DP), 2.6GB/s (UP2000 and XP1000), 1.3GB/s (DS10), and 600MB/s (UP1000 and Athlon), however the achieved bandwidth is frequently a very strong function of the order in which information is being
read from memory.

Moraal van het verhaal, EV6 is een hele goede bus, alleen moet AMD hem wel wat beter implementeren ;)

Voor meer Alpha/EV6 info zie b.v.:
www.microway.com/products/ws/alpha.html
Voor diegene die wellicht hopen op QDR Quad Data Rate geheugen voor hun PC zou ik het volgende slechte nieuws willen doorgeven: dat komt er niet.
De reden is heel simpel: QDR werkt *uitsluitend* bij SRAM (Static RAM) en *niet* bij SDRAM (Synchronous Dynamic RAM) omdat alleen SRAM dual-ported is, dus gescheiden data in en data out lijnen heeft. DRAM heeft datalijnen die zowel voor data in als out worden gebruikt. SRAM is nog steeds te duur om als hoofdgeheugen te gebruiken (10 x zo duur als DRAM). Daarom geven de ontwikkelaars van QDR SRAM ook aan dat ze denken aan switches en andere apparatuur die op hoge snelheden grote datastromen snel moet verwerken. Helder?
Firefox: de EV6 bus gebruikt wel degelijk DDR, 100 MHz met 200 MT/s.

Ik denk dat je in de war bent omdat "DDR SDRAM" regelmatig afgekort word tot "DDR", maar de DDR techniek heeft op zichzelf niks te maken met ram. De FSB van de Athlon en DDR SDRAM gebruiken alleen dezelfde methode om hun effectieve bussnelheid te verhogen.

QDR rambus werkt door op iedere flank van het kloksignaal (net als DDR) niet een maar twee bits te tranporteren (niet net als DDR). Dat doen ze door die twee bitjes te encoden als een pin die vier voltages kan hebben, die dan dus staan voor 00, 01, 10, en 11 respectievelijk.

Ik zou me kunnen voorstellen dat de bus van Willy ook die techniek gebruikt voor het quad-pumped. Weet iemand eigenlijk hoe AGP 4x het doet?

Ulio: de preproduktie Tehama planken van intel hebben een jumper voor 100 of 133 MHz. Waarschijnlijk krijgen ze dus de 533 MT/sec niet goed aan het werk.

Haywire: Het is me opgevallen dat Femme altijd MT/s gebruikt voor de effectieve snelheid. Ik denk dat dat staat voor MegaTransfers per Second? iig vindt ik ik het wel een goeie term (de bus is namelijk niet 200 Mb/s, hij is 200 Mb/s _per_pin_, en hij heeft 64 pinnen -- dus dat is 12800 Mb/s voor de hele bus.

Saruman!: Dat QDR met twee poorten is ook geen echt QDR ram, want dat haal je alleen als je net zoveel schrijft als leest, wat bijna nooit het geval is.

Verder herinner ik me van vroeger (way back.. toen de P9000 nog de snelste videokaart was, kwa windowsacceleratie op een 386 (Uhhhh... 3D? Wazzat?)) nog goed het VRAM, dat was ook al dual-ported. In feite is het dus al een _ontzettend_ oud truukje.

Overigens zou het bij DRAM inderdaad niet helpen, omdat je tegen dezelfde kosten gewoon de busbreedte verdubbelt, en dan heb je veel meer voordeel.
</div><div class=b4>Moraal van het verhaal, EV6 is een hele goede bus, alleen moet AMD hem wel wat beter implementeren </div><div class=b1>

Beeetje kort door de bocht.. die geheugen bandbreedte is natuurlijk geen functie van de EV6 bus. De EV6 bus loopt naar de processor, niet naar het geheugen. Bedenk trouwens wel dat je voor die 512 bits memory bus 8 identieke dimms tegelijk moet inprikken, wat betekent dat je ook al heel snel aan dat maximum van 4 GB totale capaciteit zit.

Het punt is dat met name bij SMP systemen, de memory bandwidth een groot probleem wordt omdat er meerdere processors naar _hetzelfde) geheugen lezen en schrijven. Om die bottleneck te vermijden zet Alpha een aantal northbridges, ieder met z'n eigen geheugen, naast elkaar, verbindt die northbridges met elkaar via een speciaal heel hoge snelheids protocol (of extra individuele EV6 bussen, dat is niet duidelijk in dit stukje), en vervolgens zitten de CPUs aan dat geheel met hun EV6 bus.

Maarre, raar maar waar, met een nieuw BIOS een SlotA<>SlotB (Ter navolging van Slot1<>Slot2 converters..) converter kunnen deze moederborden gewoon AMD Athlons aan. Ik zie het nog wel gebeuren dat er AMD Mustang en/of Sledgehammer borden komen die een of twee van deze chipjes gebruiken.
Leuk maar zullen de componenten achter de FSB bus deze snelheid wel kunnen behappen ?
(Buffers etc...)

Leuk hoor dit, maar de techneuten van Intel en AMD zullen hier allang naar gekeken hebben ?
Als ik dit zo zie denk ik dat als intel dezelfde bus gebruikt ze weer boven amd terecht komen.
Amd's t-bird is maar een heel klein beetje sneller dan de pIII maar als intel dezelfde bus gebruikt zou dit waarschijnlijk niet zo zijn. Toch heb ik mijn athlon en hoef ik geen intel
Inderdaad Femme, en dat compileroptimalisaties belangrijk zien kun je al zien aan de RC5 Athlon optimized client, dat scheelde bij mij zo'n 13% !!! Het goed benutten van de cache en de FPU zou wat mij betreft toch wat meer een grote rol mogen gaan spelen, dit scheelt nl. bergen :P

Op dit item kan niet meer gereageerd worden.



Apple iOS 10 Google Pixel Apple iPhone 7 Sony PlayStation VR AMD Radeon RX 480 4GB Battlefield 1 Google Android Nougat Watch Dogs 2

© 1998 - 2016 de Persgroep Online Services B.V. Tweakers vormt samen met o.a. Autotrack en Carsom.nl de Persgroep Online Services B.V. Hosting door True