Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Door , , 51 reacties

AMD Hammer presentatie - aankondigingspicje Afgelopen maandag heeft AMD op het Microprocessor Forum in San Jose voor het eerst details vrijgegeven over zijn achtste-generatie K8 Hammer processor. In deze korte feature volgt een bespreking van de AMD Hammer architectuur, aan de hand van de presentatie die in San Jose werd gegeven door AMD Chief Technical Officer Fred Weber. Deze presentatie kan in PDF-formaat geraadpleegd worden op de AMD site.

* Hammer basics

De AMD K8 ofwel Hammer is de achtste-generatie processor van AMD. Wat deze processor vooral bijzonder maakt is een 64-bits uitbreiding van de IA-32 instructieset. Met deze x86-64 instructieset is de Hammer in staat om te profiteren van alle mogelijkheden van een 64-bit brede processor, terwijl backwards compatibiliteit met bestaande IA-32 software wordt behouden. De implementatie van de Hammer processor is daardoor veel minder ingrijpend dan van de 64-bit Intel Itanium, die nieuwe IA-64 software vereist om optimaal te presteren.

AMD mikt met de ondersteuning van 64-bit instructies en registers, en een grotere adresruimte niet alleen op de desktopmarkt waarin het bedrijf traditioneel sterk vertegenwoordigd is, maar vooral op het server en workstation segment. Waar de Pentium 4 is geoptimaliseerd voor hoge bandbreedte in een 1-way omgeving, is de Hammer ontwikkeld voor een zeer hoge bandbreedte in multi-processor configuraties tot 8 CPU's. Andere innovaties in de Hammer core hebben betrekking op de verbetering van de IPC, het (gemiddelde) aantal instructies dat de processor per klokcyclus kan verwerken.

* Core en cache

De core van de Hammer processor lijkt grotendeels op de K7. AMD richt zich voornamelijk op het verhogen van de IPC. Gezien het feit dat moderne processors al blij mogen zijn als zij met 4 execution units een IPC van 1,3 halen, is het duidelijk dat door verbetering van de efficiency nog veel performance verbeteringen gemaakt kunnen worden. AMD heeft bekend gemaakt dat het cachesysteem van de Hammer een verbeterde branch prediction en verbeterde TLB's (translation lookaside buffers) krijgt. De L2 cache heeft een grootte van maximaal 1MB en de memory controller is ge´ntegreerd in de processor voor minimale latencies. Zodoende hoopt men pipeline-stalling zoveel mogelijk te voorkomen en de nadelige gevolgen van een stall te beperken. Hogere kloksnelheden worden mogelijk door ondermeer een verlenging van de pipeline van 10 naar 12 stappen. In de presentatie gaat men uit van een processor op 2,66GHz. Verdere IPC verbetering is mogelijk door de 8 extra integer registers die ter beschikking staan in 64-bit mode. De Hammer heeft SSE en SSE2 support met 16 registers in 64-bit SSE2 mode. Dankzij SSE2 hoeft de floating point performance van de Hammer niet verkreupeld te worden door de beperkingen van de x87 FPU.

AMD Hammer presentatie - architectuur

AMD Hammer presentatie - core overview

Door Femme Taken

- Architect

Femme is in 1998 als oprichter met Tweakers begonnen en werkt tegenwoordig als ontwerper in het productteam van Tweakers. In de vrije tijd knutselt Femme fanatiek aan zijn domoticasysteem.

Lees meer over



Apple iOS 10 Google Pixel Apple iPhone 7 Sony PlayStation VR AMD Radeon RX 480 4GB Battlefield 1 Google Android Nougat Watch Dogs 2

© 1998 - 2016 de Persgroep Online Services B.V. Tweakers vormt samen met o.a. Autotrack en Carsom.nl de Persgroep Online Services B.V. Hosting door True