AMD Hammer platform preview

Waarschijnlijk ben je al bekend met het feit dat de Hammer in twee versies op de markt gebracht zal worden, genaamd ClawHammer en SledgeHammer. Claw- Hammer vult de desktop en 2-way server/workstation markt, terwijl SledgeHammer op het 2-way tot 8-way server segment wordt gepositioneerd. Uiteindelijk moeten de Hammers het complete spectrum bedienen, van mobiles tot high-end servers. ClawHammer en SledgeHammer verschillen op vijf punten van elkaar: de geheugeninterface, de L2 cache, de HyperTransport interface, het processor socket en de RAS mogelijkheden.

Als basis voor de Claw- en SledgeHammer core dient de K7, die uiteraard de nodige aanpassingen onderging om 64-bit registers mogelijk te maken. De branch prediction werd verbeterd door uitbreiding van de global history counter en verhoging van het het aantal entries in de translation lookaside buffers (TLB's), zodat deze met name onder hoge workloads beter presteren. De branch history counter telt nu 16384 entries in plaats van 4096 en de L1 instructie TLB kreeg 40 entries in plaats van 24. De L2 instructie en data TLB's werden verdubbeld en tellen nu elk 512 entries. Dankzij een verlenging van de pipeline van 10 naar 12 stappen kunnen de Hammer processors beter in kloksnelheid schalen. Eerder heb je al kunnen lezen dat de Hammers in 64-bit Long Mode over extra integer en SSE registers kunnen beschikken.


De Hammer is, in tegenstelling tot hetgeen AMD aanvankelijk van plan was, niet voorzien van Technical Floating Point (TFP) extensies. TFP zou geïmplenteerd worden middels een RISC-achtige FPU met flat register file. In plaats van TFP heeft AMD uiteindelijk toch gekozen voor SSE2, zodat het bedrijf kan meeliften op het succes van SSE2 optimalisaties voor de Pentium 4. Beide oplossingen zijn van groot belang omdat ze de mankementen van de stack-based x87 floating point unit opheffen

Geheugeninterface

ClawHammer en SledgeHammer hebben beide ondersteuning voor PC1600, PC2100 en PC2700 DDR SDRAM, maar bij SledgeHammer wordt het geheugen aangesproken over een 128-bit brede bus terwijl ClawHammer's geheugenbus de gebruikelijke breedte van 64-bit heeft. Deze busbreedtes resulteren in een theoretische bandbreedte van respectievelijk 5,33GB/s en 2,66GB/s per processor. Hoewel het gebruik van PC1600 en PC2100 geheugen mogelijk is, liet AMD op de CeBIT al doorschemeren dat de productieversies gecombineerd zullen worden met 333MHz PC2700 geheugen. AMD verwacht dat PC2700 het meest verkochte geheugentype zal zijn op het moment dat ClawHammer aan zijn marktbestorming begint. PC3200 modules met DDR400 chips zullen dan nog te duur zijn en te slecht verkrijgbaar. De kloksnelheid van de DRAM controller (DCT) kan op een later tijdstip eenvoudig verhoogd worden. DDR-II ondersteuning staat op de planning, maar daarvoor zal de DCT opnieuw ontworpen moeten worden. Rambus support is, zoals eerder besproken, niet aan de orde.

Naast de breedte van de bus verschillen Claw en Sledge in het aantal geheugenrepen dat zij ondersteunen. SledgeHammer ondersteunt maximaal acht registered DIMMs, terwijl ClawHammer niet meer dan twee ongebufferde modules of vier registered repen kan aanspreken. Volgens de huidige specificaties mogen registered modules maximaal 2GB groot zijn en unbuffered modules maximaal 1GB. Een optimaal geconfigureerd SledgeHammer systeem met acht processors kan dus maximaal 128GB geheugen aanspreken.

L2 Cache

De omvang van de L1 cache is voor zowel SledgeHammer als ClawHammer gelijk aan die van de K7, dus 64KB instructie- en 64KB datacache. AMD heeft nog geen details prijsgegeven over de grootte van de L2 cache, behalve dat ClawHammer en SledgeHammer zullen verschillen en dat het maximum is gesteld op 1MB. Dit maximum is volgens betrouwbare bronnen ook meteen de hoeveelheid L2 cache die we in de SledgeHammer mogen verwachten.