AMD Hammer platform preview

De Hammer architectuur belooft een eind te maken aan de multi-processor I/O bottleneck. Iedere Hammer processor in de dual- of multi-processor configuratie beschikt over een eigen bank lokaal geheugen. HyperTransport wordt ingezet om de processors onderling te verbinden. Dit concept wordt 'glueless' multi-processing genoemd, omdat de processors zonder tussenkomst van een chipset met elkaar verbonden worden. De I/O hub, AGP tunnel en PCI-X tunnel zijn via HyperTransport gekoppeld aan één van de processors in het systeem. Als meer I/O bandbreedte gewenst is kan op de HyperTransport link van een andere processor nog een PCI-X tunnel aangesloten worden. Zodoende ontstaat een bijna perfecte schaalbaarheid. Naarmate het aantal processors toeneemt zal de totale geheugenbandbreedte groeien en desgewenst kan de I/O bandbreedte meeschalen.

Hierbij komt meteen het volgende voordeel van de geïntegreerde geheugencontroller en het ontbreken van de frontside bus aan het licht: dual- en multi-processor Hammer configuraties verlangen geen specifieke chipset support. Alles wat nodig is om meerdere processors te laten samenwerken is immers het aanleggen van HyperTransport verbindingen tussen de CPU's. AMD zal dankzij de eenvoud van de Hammer architectuur in staat zijn om vrij snel na de introductie van de eerste desktop Hammer processors de server en workstation markt te betreden. Het zal niet meer voorkomen dat we bijna twee jaar moeten wachten op de marktintroductie van een dual processor chipsets, zoals bij de 760MP het geval was.


Wat betreft technische mogelijkheden laat HyperTransport niet veel te wensen over. HyperTransport is een seriële link die de data, commando's en adressen over dezelfde lijnen verstuurd. De data wordt verpakt in packets die een lengte hebben van 4 bytes of een veelvoud daarvan. De links hebben een breedte van 2, 4, 8, 16 of 32-bit in beide richtingen. In de huidige HyperTransport 1.0.3 specificatie is de snelheid beperkt tot 1,6Gbit/s per pin-paar, maar de snelheid zal in een nieuwe revisie oplopen tot 2Gbit/s. Dit resulteert in een maximale bandbreedte van 12,8 gigabyte per seconde bij een busbreedte van 32-bit (met 1,6Gbps snelheid).


Dankzij de seriële packet interface heeft HyperTransport een lage pincount. Bij de 8-bit versie spreken we over 55-pins en een bandbreedte die twaalf keer zo hoger is dan PCI-32/33, terwijl het aantal pins lager is. HyperTransport beschikt over een stroombesparingsmodus die samen met de mogelijkheid om de busbreedte te variëren van belang zijn voor mobiele computers en andere apparatuur waarin laag stroomverbruik een belangrijke voorwaarde is. Verder is het belangrijk om op te merken dat HyperTransport software-compatible is met PCI en probleemloos gebruikt kan worden door legacy applicaties en besturingssystemen.


AMD heeft met HyperTransport een flexibele en modulaire I/O topologie ontwikkeld die het systeem ontwerp sterk kan eenvoudigen. Dankzij de ondersteuning van tunnels en bridges kunnen de HyperTransport componenten eenvoudig aan elkaar geknoopt worden. Hierbij worden zowel stervormige als point-to-point en bus topologiën ondersteund. AMD beschrijft het als 'bouwen met Lego steentjes'. Omdat HyperTransport wordt toegepast in een grote variëteit aan hardware - het HyperTransport Consortium heeft deelnemers uit de telecom-, netwerk- en pc-industrie - is het mogelijk om componenten te delen die worden gebruikt in verschillende markten en apparatuur die verschillen van architectuur, maar allen beschikken over de HyperTransport bus. Deze ontwikkeling kan uiteindelijk resulteren in een prijsverlaging van dergelijke chips.