AMD Hammer platform preview

In de traditionele pc architectuur is de processor middels de frontside bus (FSB) gekoppeld aan de northbridge (vernoemd naar zijn noordelijke ligging op de moederplank), die het middelpunt vormt tussen de processors, geheugen banken, AGP poort en de southbridge. In de southbridge is op zijn beurt de I/O besturing ondergebracht van onder andere de PCI, USB en IDE controllers. Tot voor kort werd de southbridge door middel van een normale 33MHz PCI bus aan de northbridge geknoopt, maar Intel, VIA en SiS hebben die trage verbinding (133MB/s) ieder door hun eigen snellere technologiën vervangen.

AMD maakt een einde aan dit plaatje door de Hammer als eerste high-end x86 processor te voorzien van een geïntegreerde geheugencontroller. De northbridge verliest daardoor één van zijn belangrijkste functies, met als gevolg een radicale herziening van het aloude northbridge concept. In plaats van een northbridge en southbridge werkt de Hammer met een AGP tunnel en een I/O hub, die ieder in een eigen chip zijn ondergebracht. Als bindingsmiddel wordt HyperTransport ingezet.

De voordelen van de on-die memory controller mogen duidelijk zijn. Het geheugen ligt 'dichter' bij de processor, zodat aanvragen in een kortere tijd heen en weer kunnen fietsen en de processor minder lang uit zijn neus staat te eten. De huidige Athlon processors hebben een geheugen latency van minimaal 100 nanoseconde, uitgaande van 50 procent pagehits en een modaal bandbreedtegebruik. De geïntegreerde geheugencontroller van de Hammer kan hier zo'n 30 ns vanaf halen. Dankzij de lagere latencies zal de Hammer een hogere effectieve bandbreedte kunnen onttrekken aan PC2100 of PC2700 geheugen dan de huidige Athlon XP processors. De geïntegreerde geheugen controller kan volgens AMD een performance winst van 20 procent opleveren in een 'willekeurige' applicatie. Je hebt er ook wat aan als Quake en MPEG encoding niet tot je dagelijkse bezigheden behoren, is de boodschap.

Ondanks recente geruchten over de ontwikkeling van een Hammer processor met Rambus ondersteuning, is het zeker dat de Hammer processors voorzien zullen zijn van een DDR SDRAM geheugencontroller. De geruchten over een Rambus controller zijn zwaar overtrokken en lijken uitsluitend gebaseerd te zijn op het bekende feit dat AMD in bezit is van een Rambus licentie. In ons gesprek was John Crank duidelijk over hun toewijding aan het DDR platform. Naar eigen zeggen streeft het bedrijf naar 'ontwikkeling met open standaarden', in 'tegenstelling tot de concurrent', waarbij werd verwezen naar de manier waarop Rambus DRAM door Intel in de markt werd gezet.

De Hammer architectuur is echter wel voorbereid om in de toekomst andere geheugensoorten dan DDR SDRAM te ondersteunen. Daartoe is onderscheid gemaakt tussen de memory controller (MCT) en de DRAM controller (DCT). De MCT fungeert als interface tussen de Hammer core en de DCT, die verantwoordelijk is voor de ondersteuning van het specifieke geheugentype. AMD heeft al laten doorschemeren dat in de toekomst een DDR-II DCT ontwikkeld zal worden.