Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

Door Willem de Moor

Redacteur componenten

MIT werkt aan geheugenbottleneck

Snellere caches en cpu- en geheugenintegratie

3d-integratie van cnt-fets en rram

Een tweede onderzoeksgroep bij het Massachusetts Institute of Technology richt zich op een alternatief computerontwerp dat niet meer de klassieke Von Neumann-architectuur aanhoudt. Zoals elke computer in ons bezit, maakt een Von Neumann-computer gebruik van invoer die verwerkt wordt door een cpu, die data uitwisselt met geheugen en de resultaten van berekeningen ten slotte uitvoert. Juist omdat de communicatie tussen cpu en geheugen, zoals we op de vorige pagina zagen, vaak een bottleneck vormt voor de rekensnelheid van een processor, kijken veel onderzoekers naar alternatieven voor de Von Neumann-architectuur om computers sneller te maken.

De onderzoeksgroep van het MIT werkt samen met de Stanford-universiteit en gezamenlijk hebben ze in wetenschappelijk tijdschrift Nature een chip omschreven die geheugen en rekenkracht bij elkaar brengt, zodat de geheugeninterface niet langer een beperkende factor voor de rekensnelheid vormt. Bovendien hebben ze twee nieuwe technieken voor de fabricage van het geheugen en de cpu-transistors gebruikt. Voor het geheugen hebben de onderzoekers rram, oftewel resistive ram, gebruikt en de transistors van het rekendeel zijn gemaakt van koolstof nanobuisjes. De twee lagen zijn bovenop elkaar gemaakt, met een netwerk van interconnects tussen de transistors en het rram. Het rram fungeert niet alleen als dram, maar behoudt zijn data ook zonder spanning: het is dus zowel tijdelijke als permanente opslag.



Vooralsnog is de chip die door de onderzoekers gemaakt werd nog een prototype, maar de één miljoen rram-cellen en het cnt-transistordeel zouden aanzienlijk zuiniger zijn dan silicium- en dram-equivalenten. Als derde laag bouwden de onderzoekers nog een laag koolstof nanobuisjes die als sensors dienen om gassen in de atmosfeer te herkennen. Dankzij de 3d-integratie van rekenlogica, rram-opslag en sensoren kon alle sensordata parallel worden uitgelezen, iets wat met conventionele technologie tegen bandbreedteproblemen zou aanlopen. Bovendien zou dergelijke integratie met siliciumcomponenten niet mogelijk zijn, omdat die veel hogere temperaturen vergen voor verwerking dan de cnt's en rram-cellen.

Het is volgens de onderzoekers voor het eerst dat zo'n grootschalige integratie van cnt-fets en rram-cellen is gerealiseerd. Waar eerdere ontwerpen nog met enkele honderden transistors werkten, hebben de MIT- en Stanford-onderzoekers twee miljoen cnt-fets gecombineerd met één miljoen rram-cellen en ook één miljoen gassensors. De onderste laag bestaat overigens uit traditioneel op silicium gebaseerde logica, met erboven de cnt-fet-logica, rram-cellen en cnt-fet-sensors. Tussen de lagen zit steeds een isolerende laag waarin via's, of verbindingen, zijn aangelegd.



De chips met rram en cnt-fets zouden op termijn vooral geschikt zijn voor toepassingen in neurale netten of andere computers waarvan de werking lijkt op die van hersenen.

Reacties (19)

Wijzig sortering
Ja, de registers zitten min of meer direct geintegreerd in de processor pipeline, aangezien ze de waarden bevatten waar de instructies hun operaties mee uitvoeren en hun resultaten weer naar terug schrijven. Eigenlijk bestaat meestal niet echt een enkele fysieke register file meer in veel moderne out-of-order processoren, (door o.a. register renaming, bypass busses etc etc). Zo is er vaak een working register file en een architectural register file waar verschillende kopieen van waarden zich in bevinden, waarbij de ene speculatieve waarden bevat (de processor weet nog niet of hij het juiste heeft uitgevoerd). Vanuit het oogpunt van het programma dat draait zal je alleen de architecturele waarden zien, aangezien ondanks dat er van alles out-of-order gebeurt, het toch een sequentieel machine model representeert. Over de register file kan je meer lezen op Wikipedia, maar dat artikel zag er een beetje uit als een complex zooitje.

De L1 cache zit overigens ook diep geintegreerd in de processor; de L1 data cache vaak in of tegen de load-store-unit, en meestal is die in slechts 3 kloktikken te benaderen om de meest gebruikte waardes uit het geheugen weer meteen snel terug in een register te kunnen lezen. De L1 instructie cache zal aan de fetch/decode kant van de processor diep geintegreerd zitten. Iets verder naar buiten, de L2 cache, zit vaak in de orde van 12-14 kloktikken, L3 cache zo'n 50-60, en extern geheugen dan heb je het over honderden klokcycli voordat de resultaten pas terug komen.

Op dit item kan niet meer gereageerd worden.


Apple iPhone XS HTC U12+ dual sim LG W7 Google Pixel 3 XL OnePlus 6 Battlefield V Samsung Galaxy S10 Google Pixel 3

Tweakers vormt samen met Tweakers Elect, Hardware.Info, Autotrack, Nationale Vacaturebank en Intermediair de Persgroep Online Services B.V.
Alle rechten voorbehouden © 1998 - 2018 Hosting door True