De Hammer architectuur breekt radicaal met het traditionele idee van een northbridge die het middelpunt vormt tussen processor, geheugen, AGP poort en de southbridge. Daarentegen is de Hammer als eerste high-end x86 processor voorzien van een geïntegreerde geheugencontroller. Dit levert een latency-verlaging op van 20 tot 30 procent en verbetert daarmee tevens de bandbreedte-efficiency. De controller heeft een 64-bit of 128-bit brede bus en ondersteunt PC1600, PC2100 en PC2700 DDR SDRAM. In het meest optimale geval resulteert dit in een bandbreedte van 5,3GB/s. Er worden maximaal 8 Registered DDR DIMMs van 2GB per controller ondersteund.
 |
HyperTransport I/O
Het I/O gedeelte van de Hammer processor wordt afgehandeld door een snelle HyperTransport bus. De HyperTransport bus is gekoppeld aan de AGP8x poort en aan de southbridge, waar zich zaken zoals de PCI32, IDE en USB controllers bevinden. In multi-processor systemen kan één van de HyperTransport bussen gebruikt worden voor koppeling met een PCI-X bridge. Verder worden de HyperTransport bussen gebruikt voor de onderlinge communicatie tussen de CPU's in een multi-processor configuratie. In 8-way systemen gebruikt AMD een X-bar crossbar switch waarbij de vier centrale processors drie HyperTransport links gebruiken.
 |