Cookies op Tweakers

Tweakers maakt gebruik van cookies, onder andere om de website te analyseren, het gebruiksgemak te vergroten en advertenties te tonen. Door gebruik te maken van deze website, of door op 'Ga verder' te klikken, geef je toestemming voor het gebruik van cookies. Wil je meer informatie over cookies en hoe ze worden gebruikt, bekijk dan ons cookiebeleid.

Meer informatie

TSMC gaat fabriek voor 3nm-chips bouwen

TSMC gaat een fabriek bouwen waar het 3nm-chips kan produceren. De productiefaciliteit komt in het Tainan Science Park te staan, waar TSMC al meerdere fab's voor de chipproductie heeft. Wanneer de fabriek gereed moet zijn, is niet bekend.

TSMC meldt het doorgaan van de plannen voor de 3nm-fab in een korte mededeling zonder details te geven. Het bedrijf noemde een jaar geleden 2022 als jaar waarin productie in een nieuwe fabriek voor 5nm- en 3nm-chips van start moest gaan, maar niet bekend is of TSMC die planning nog steeds aanhoudt.

TSMC is in een race verwikkeld met Samsung, Intel en Global Foundries om zo snel mogelijk over te blijven stappen op kleinere nodes voor de chipproductie. TSMC wil volgend jaar chips op 7nm produceren, gevolgd door een 5nm-productie in 2019. Om chips op die schaal te kunnen produceren zetten ze euv-machines van ASML in, in ieder geval voor bepaalde lagen van de chipproductie.

Tegenover Digitimes laat de woordvoerder van ASML China weten dat in 2019 ook de eerste Chinese chipfabrikant euv-machines gaat installeren. ASML heeft inmiddels veertig Chinese klanten. Het bedrijf zette in 2016 600 miljoen euro om in het land en verwacht verdere groei naarmate de Chinese chipmarkt in omvang toeneemt.

Door Olaf van Miltenburg

Nieuwscoördinator

02-10-2017 • 18:27

51 Linkedin Google+

Reacties (51)

Wijzig sortering
Zover ik begrepen heb is 3 nm helemaal niet mogelijk dankzij quantum tunneling.
Samsung en tsmc gebruiken (insert number)nm anders dan Intel en global foundries. Als ik me niet vergis beschrijft (nummer)nm bij Intel en global foundries de grote van de transistor waar bij Samsung en tsmc de kleinste “feature” word omschreven. Bij tsmc (en Samsung) kan gerust worden gezegd dat de transistor zelf een stukje groter is (zeg 5nm)

Ook ben ik inderdaad benieuwd hoe en/of er nog om quantum tunneling heen kan worden ontworpen

Edit: ik dank u hartelijk Amazigh_N_Ariff voor de geweldige uitleg!

[Reactie gewijzigd door mikesmit op 2 oktober 2017 23:00]

FOUT :P . De link tussen de marketing size en feature size(werkelijke transistor grote) is al sinds jaar of 10 zoek. Als ik zeg dat M0 laag van BEOL de feature size bepaald is dat ook mogelijkheid. Elke keer wanneer er of feature size gepraat wordt laait deze discussie weer op en terecht. ASML heeft er iets zinnige op verzonnen.

ASML formule voor Standard Node = 0.0427x(CPPxMMP)^0.6929

https://www.semiwiki.com/...andscape.html?new_comment
https://www.semiwiki.com/...iconductor-landscape.html

FOTO voor duidelijkheid.
https://www.semiwiki.com/...483-7-half-track-cell-jpg
https://en.wikipedia.org/...ructure_in_2000s_(en).svg ;)

Edit: @Laloeka & Boppo84 Ik heb het aangepast.

[Reactie gewijzigd door Amazigh_N_Ariff op 3 oktober 2017 14:23]

"Foto voor duidelijkheid", ik klik er op en mijn gedachte is niet dat het duidelijker is geworden :+
Foto was voor uitzoeken wat MMP en CPP is. Maar het is een dimensieloze afbeelding als je niet weet waar je naar kijkt :P .

MMP is minimum metal pitch: de kleinste afstand tussen de hart-hart van twee naast elkaar liggende verbindingsdraadje in de BEOL van een metaal laag.

CPP - contacted poly pitch: afstand tussen de hart-hart van een gate contact op de FEOL naar M1 van de BEOL.

[Reactie gewijzigd door Amazigh_N_Ariff op 3 oktober 2017 18:04]

De tweede constante is zou een exponent moeten zijn:
Node=0,0427*(CPP*MMP)^0,6929
Met de huidige technieken waarschijnlijk niet, maar daarom wordt er dus geld gestoken in de ontwikkeling van een procedé waarbij het wel gaat. Mogelijk wordt er overgestapt naar andere materialen of iets dergelijks.
De bouw zou op planning staan om te starten in 2022, en op 5 jaar kan nog veel gebeuren. Al is de kans groot dat ze het nog wel uitgesteld wordt als je ziet hoe veel problemen er zijn geweest met EUV.
Niet helemaal waar. Het kwantum tunnel effect kan optreden bij dunne features (paar nm). Als je de energie in je process omlaag brengt is de kans op kwantum tunnel effect lager, dus dan kan je prima met 3nm barriers werken.

[Reactie gewijzigd door PheraX op 2 oktober 2017 20:26]

Ik zou ze even een mailtje versturen met die info, straks zijn ze al begonnen met bouwen ;)

[Reactie gewijzigd door Kura op 2 oktober 2017 20:03]

"So instead of staying in the intended logic gate, the electrons can continuously flow from one gate to the next, essentially making it impossible for the transistors to have an off state"
Alles leuk en aardig, maar zoals ik het begrijp hebben ze een ketting van gates gemaakt om van het quantum tunneling probleem af te komen., maar volgens mij hebben ze ook meteen het basis idee van een chip om zeep geholpen. Is dus niet echt een werkend prototype, maar puur een workaround voor het tunneling probleem. Klinkt alsof ze de baby met het badwater hebben weggegooid,.
You see, while the 7nm node is technically possible to produce with silicon, after that point you reach problems, where silicon transistors smaller than 7nm become so physically close together that electrons experience quantum tunneling. So instead of staying in the intended logic gate, the electrons can continuously flow from one gate to the next, essentially making it impossible for the transistors to have an off state.

als je alles leest wat ervoor staat dan denk ik dat dat stukje over quantum tunneling bij kleiner dan 7nm gaat...
Puur een vraag uit interesse, wat is nu precies de kleinste grootte waar geen quantum-tunnelingeffecten optreden? M.a.w. hoeveel kleiner kan er nog worden gegaan?
Dat blijft een vraag tot nu toe. Berkeley universiteit heeft al losse transistors van 1nm gemaakt, waarbij die effecten niet optreden. Echter er zit natuurrijk wel weer een wereld van verschil tussen een enkele en tig miljoen op een chip.
7nm is het kleinste wat met huidige techniek en silicium mogelijk is zonder dat het quantum-tunnelingeffecten optreed.
Goeie ontwikkeling, hoe kleiner hoe beter (nou ja niet helemaal waar natuurlijk, in elk geval vaak zuiniger)
Ik zeg goed bezig ASML.
ASML is een bedrijf dat zich bezig houdt met de lithografische stappen in de fabriekage van chips overigens.
:9
Voor wie bij ASML eens binnen wil kijken, hier twee interessante video's:
Klik
Klik

[Reactie gewijzigd door SSDtje op 2 oktober 2017 21:02]

Simpel gezegd doet ASML alleen de belichting (lithografie) van het patroon op een wafer (kristallijn silicium), andere machines doen een laagje aanbrengen of verwijderen e.d. Dat gebeurd voor iedere laag, een chip wordt opgebouwd uit meerdere lagen. En zoals in het artikel beschreven zijn sommige lagen gedaan met EUV en die zijn zeer precies terwijl andere in in een snellere/goedkopere machine gemaakt worden.
Als de wafer klaar is worden de individuele chips uitgezaagd en in een casing geplaatst, al deze machines zijn niet van ASML.
Het proces is ook te zien in dit filmpje van Global Foundries: https://www.youtube.com/watch?v=qm67wbB5GmI

[Reactie gewijzigd door tedades op 3 oktober 2017 22:17]

Het had je gesierd om zelf met een goed onderbouwde reactie te komen in plaats van iemand compleet af te zeiken. Zeggen dat je er zelf meer verstand van hebt maar vervolgens geen verdere toelichting geven is erg jammer. Als je dergelijke informatie kan en wil delen voegt het ook daadwerkelijk nog wat toe aan de discussie en kunnen anderen weer wat van je leren.
Ik ga toch ook helemaal niet in op het complete productieproces? Ik vroeg me gewoon af wat ie bedoelde met bakken. Als je het belichten van een wafer bedoelt (ik wel in deze) dan is het inderdaad de machine van ASML die de chips bakt. Bedoel je de assemblage, dan niet.
Kleiner maar duurder, ze hebben geld nodig om het te maken, de machines te onderhouden en om onderzoek te doen.
Deels heb je gelijk, maar om chips met kleine transistors te maken op oude machines wordt steeds duurder. Juist wanneer je kleiner gaat wordt het wel goedkoper om in de nieuwe machines te investeren.
Is de stap van 7 naar 5 niet makkelijker dan die van 5 naar 3? Moeten ze niet eerst naar 4? Of anders 3.5?

Want als je onder de 10 nm gaat zitten, denk ik dat je toch wat meer specifieke getallen moet geven dan 1 cijfer.

Op dit item kan niet meer gereageerd worden.


Call of Duty: Black Ops 4 HTC U12+ dual sim LG W7 Google Pixel 3 XL OnePlus 6 Battlefield V Samsung Galaxy S9 Dual Sim Google Pixel 3

Tweakers vormt samen met Tweakers Elect, Hardware.Info, Autotrack, Nationale Vacaturebank en Intermediair de Persgroep Online Services B.V.
Alle rechten voorbehouden © 1998 - 2018 Hosting door True