Op een huidige P4 heeft standaard de L3 cache bus niet aangesloten. Een Xeon heeft dat wel. Kortom, door een Xeon te nemen, die eigenlijk het zelfde is, vervoglens de FSB/multiplier aant e passen aan die van een normale P4 en hem in een P4 behuizing te proppen, heb je dus deze proc. Als ze de standaard P4 productielijn zouden aanpassen dan zou dat veel meer kosten (fsb instellingen en multiplier en behuizing kan Intel veranderen nadat de processor gebakken is (het silicon dan).
Bedenk je overigens ook dat deze 2 MB cache dus L3 is, en dat ie dus NAAST de conventionele 512KB cache staat (als ik het goed begrijp).
[reactie op wouter]: Ik dacht dat ook altijd, totdat iemand op
het forum mij anders vertelde...Ik vond het toen al een beetje een vreemd verhaal, maar toch. Wat is waar...[/reactie]
Intel wil voor deze leuke gadget natuurlijk geen nieuwe productielijn opzetten, dus ze komen natuurlijk van de Xeon lijn
Het zou ook nog kunnen dat dit eigenlijk gewoon Xeons zijn waarvan de smp stuk is. Er is immers geen processor die deze cache wel gebuikt en de smp mogelijkeden niet. Intel kan deze nu alsnog kwijtraken zonder dat ze de extra cache uit hoeven te schakelen (want die werkte immers, zou zonde zijn).
Op een huidige P4 heeft standaard de L3 cache bus niet aangesloten. Een Xeon heeft dat wel. Kortom, door een Xeon te nemen, die eigenlijk het zelfde is, vervoglens de FSB/multiplier aant e passen aan die van een normale P4 en hem in een P4 behuizing te proppen, heb je dus deze proc.
ik betwijfel of een normale p4 2mb aan L3 cach op de core heeft zitten maar niet aangeloten.
2mb aan cache is namelijk HEEL veel extra silicone (relatief dan)
het zou veel te duur zijn om dat zomaar erbij te stoppen voor de thuis gebruiker.
trouwens je kan de oppervlak van de p4 core op de intel site bekijken met beschrijving van wat alles is.
die ongebruikte l3 zie ik er niet op staan.
dr staat niet dat de cache uitgeschakeld is, maar de weg ernaartoe, oftewel intel ontwerpt een proc met 3 cache levels, maakt de xeon daarvan, haalt de L3 cache weg en voila, een normale p4
Je bedoelt zeker silicium, silicone is heel wat anders.
Dit staat gelijk aan Silicon Valley en Hollywood verwisselen.
En inderdaad, de PIV heeft geen 2MB level 3 cache die wordt uitgeschakeld. Het is echter goed
mogelijk dat de controler voor een level 3 cache en de data lijnen wel aanwezig zijn. Mogelijk dus, ik zou niet weten of het ook zo is.
![[RSS]](http://tweakimg.net/g/if/v2/icons/rss_small.png){kind=icon}
![[quick]](http://tweakimg.net/g/if/icons/world_link_cropped.png){kind=icon}
Intel would gain a lot with this move. If, touch wood, there are problems with Prescott, a large-cache Pentium4 part will provide some buffer against large-cache Athlon64 (i.e. rebadged Opteron) parts. At the same time, enormous extra benefits from the economies of scale would further reduce the identical die XeonMP manufacturing cost, helping Intel compete better on the quad-CPU server front as well. Interesting move? I think so. Let's see how the beast performs in real!
21:27
20:57
Door 
![[show]](http://tweakimg.net/g/if/comments/button_down.png "Reactie uitklappen")
) 
