AMD ClawHammer core krijgt versie met 1MB L2 cache

Een maand geleden organiseerde AMD in Sunnyvale het eerste AMD Developer Symposium. De informatie op dit evenement werd gepresenteerd aan de aanwezige ontwikkelaars is sinds gisteren in PDF-formaat beschikbaar op de AMD site. De presentaties bevatten onder andere nieuwe details over de Hammer processors en informatie over de voortgang van het ontwikkelingsproces. Eén van de meest opmerkelijke details betreft de grootte van de L2 cache van de ClawHammer core. In de presentatie van Richard Heye, vice president van AMD's Computational Products Group, lezen we dat de desktop ClawHammer in versies met 256KB en 1MB L2 cache zal verschijnen. De dual processor ClawHammer-Opteron krijgt een L2 cache van 512KB of 1MB. Het is niet duidelijk of de 1MB versies van de ClawHammer DT en DP in dezelfde termijn als de 256KB/512KB-versies op de markt zullen verschijnen. Een logische ontwikkeling zou zijn dat AMD de 1MB versies wil positioneren tegenover de Intel Prescott core, die eind 2004 wordt geïntroduceerd en eveneens over 1MB L2 cache zal beschikken.

De ClawHammer DT en DP verschillen verder op het gebied van de HyperTransport-interface. De desktop versie heeft één link met een breedte van 16-bit en een bandbreedte van 3,2GB/s in beide richtingen. De dual processor ClawHammer beschikt over twee 8-bit links, waarvan één gebruikt wordt voor de communicatie met de andere processor in het systeem en de andere link vrij is voor koppeling met I/O componenten zoals de AGP- en PCI-controller. De verschillen tussen de ClawHammer DT, ClawHammer DP en SledgeHammer MP zijn in de volgende tabel uiteengezet:

			ClawHammer DT		ClawHammer DP		SledgeHammer MP
	Segment		High-end desktop		2-way entry server & ws		Tot 8-way servers
	Geheugeninterface		1x 72-bit DDR		1x 72-bit DDR		2x 72-bit DDR
	HyperTransport links		1x 16-bit, 1600MT/s		2x 8-bit, 1600MT/s		3x 16-bit, 1600MT/s
	L2 cache grootte		256KB en 1MB		512KB en 1MB		1MB
	Package		754-pin mPGA		754-pin mPGA		940-pin mPGA

In de presentatie van Richard Heye lezen we verder dat AMD een tweetal platform designs heeft ontwikkeld die OEM-partners van AMD als basis kunnen gebruiken voor hun Opteron servers. In het verleden heeft AMD van de server-OEMs veel kritiek wegens gebrekkige ondersteuning en informatie. Dit probleem wordt nu kennelijk aangepakt. De referentiesystemen betreffen een 1U dual ClawHammer en een 3U quad SledgeHammer ontwerp.

De ontwikkeling van de Hammer core is inmiddels aanbeland bij B0 silicium. Dit is de derde revisie van de Hammer core. De eerste A0 samples werden in februari van dit jaar gebakken en de revisie, die halverwege oktober naar de beta-testers werd gestuurd, lag op A2-niveau. Wereldwijd waren in oktober 435 single processor en 130 dual of quad processor Hammer testsystemen in gebruik bij 120 verschillende bedrijven. De laatste revisies hebben volwaardige AGP8x en PCI-X support.

Fred Weber geeft in zijn presentatie informatie over de verbeteringen die AMD in de Hammer core heeft aangebracht. Zoals eerder bekend werd gemaakt, zal de Hammer dankzij een geïntegreerde geheugencontroller een gehalveerde geheugenlatency hebben in vergelijking met de Athlon XP. De performance zal daardoor met circa 20 procent toenemen. De L2 cache werd verbeterd naar 16-way associative en kan geconfigureerd worden in groottes tot 1MB. De L2 cache is nog steeds exclusive, waardoor de totale hoeveelheid effectieve datacache de som van de L1 datacache en L2 cache bedraagt. De TLB's (Translation Look-aside Buffers) zijn uitgebreid zodat de Hammer beter bestand is tegen hoge geheugen-workloads. De instructie-decoders kunnen meer instructies in hardware afhandelen ('fastpath'), in tegenstelling tot de Athlon die bijvoorbeeld microcode gebruikt voor de SSE instructies. Door de wijziging hoeft de Hammer 8 procent minder microcoded instructies uit te voeren in SPECint2000 en 28 procent minder microcoded instructies in SPECfp2000. Verder werd de nauwkeurigheid van de branch prediction met 5 tot 10 procnet verbeterd ten opzichte van de Athlon.

Als een voorbeeld van de toepassing van 64-bit processors noemt Fred Weber het ontwikkelen van microprocessors. AMD is van plan om de ontwikkeling van de opvolger van de Hammer volledig op Hammer en Athlon machines te verrichten. Bij de ontwikkeling van de K6 vertrouwde AMD nog uitsluitend op Sparc, PA-RISC en Power machines. De Athlon werd voor 50 procent ontwikkeld op AMD K6-2 systemen en de Hammer werd ontwikkeld op meer dan 4500 AMD Athlon systemen. Non-AMD systemen werden uitsluitend gebruikt wanneer meer dan 4GB geheugen geadresseerd moest worden. Voor de ontwikkeling van de K9 verwacht AMD in totaal zo'n 10.000 Opteron en Athlon processors in te zetten.